JPH03256351A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03256351A JPH03256351A JP5545490A JP5545490A JPH03256351A JP H03256351 A JPH03256351 A JP H03256351A JP 5545490 A JP5545490 A JP 5545490A JP 5545490 A JP5545490 A JP 5545490A JP H03256351 A JPH03256351 A JP H03256351A
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- JP
- Japan
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- semiconductor element
- wiring board
- terminal
- board
- grounding
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000000919 ceramic Substances 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 7
- 238000007789 sealing Methods 0.000 claims abstract description 3
- 238000005219 brazing Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000007787 solid Substances 0.000 abstract description 4
- 230000005855 radiation Effects 0.000 abstract 2
- 239000002994 raw material Substances 0.000 abstract 1
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- 238000004806 packaging method and process Methods 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に気密封止型セラミック
パッケージとキャップの構造に関する。
パッケージとキャップの構造に関する。
従来、この種の半導体装置、特に低熱抵抗型パッケージ
を用いた半導体装置は、第３図の断面図にその一例を示
すように、半導体素子３の表面を下に向けて配線基板に
搭載するいわゆるフェイスダウン型となっており、半導
体素子３の電極と、外部端子４は、金属細線６とセラミ
ック多層配線基板１中の内部配線５によって電気的に接
続され、多層配線基板１の下面側に金属キャップ９をか
ぶせ、封止材７ａにより気密封止されている。
を用いた半導体装置は、第３図の断面図にその一例を示
すように、半導体素子３の表面を下に向けて配線基板に
搭載するいわゆるフェイスダウン型となっており、半導
体素子３の電極と、外部端子４は、金属細線６とセラミ
ック多層配線基板１中の内部配線５によって電気的に接
続され、多層配線基板１の下面側に金属キャップ９をか
ぶせ、封止材７ａにより気密封止されている。
上述した従来の半導体装置は、フェイスダウン型である
ため、半導体素子を搭載する為の領域を確保しなければ
ならず、基板面積に対する外部端子の数が大幅に制限さ
れる。このため、多ビン高密度化の進む現状のＬＳＩに
対応できないという欠点がある。また、フェイスアップ
型の半導体装置であれば、裏面全体に外部端子を設ける
ことができるため、フェイスダウン型に比べ多くの外部
端子を設けることが可能となるが、この場合、半導体装
置の熱抵抗は大幅に増加し、現状の大出力化の進むＬＳ
Ｉに対応できないという欠点がある。
ため、半導体素子を搭載する為の領域を確保しなければ
ならず、基板面積に対する外部端子の数が大幅に制限さ
れる。このため、多ビン高密度化の進む現状のＬＳＩに
対応できないという欠点がある。また、フェイスアップ
型の半導体装置であれば、裏面全体に外部端子を設ける
ことができるため、フェイスダウン型に比べ多くの外部
端子を設けることが可能となるが、この場合、半導体装
置の熱抵抗は大幅に増加し、現状の大出力化の進むＬＳ
Ｉに対応できないという欠点がある。
上記課題に対し本発明の半導体装置は、セラミック多層
配線基板と、前記多層配線基板の中央にフェイスダウン
に搭載された半導体素子と、前記多層配線基板の下面に
設けられた外部端子と、前記外部端子を前記半導体素子
の電極を前記多層配線基板の内部配線を介して電気的に
接続するための金属細線と、前記多層配線基板中央下面
側にふたをする金属性キャップとを有し、かつこの金属
キャップは、前記半導体素子の電極と通じる外部端子の
うちの、等電位電源用または接地用の外部端子としても
用いられている。
配線基板と、前記多層配線基板の中央にフェイスダウン
に搭載された半導体素子と、前記多層配線基板の下面に
設けられた外部端子と、前記外部端子を前記半導体素子
の電極を前記多層配線基板の内部配線を介して電気的に
接続するための金属細線と、前記多層配線基板中央下面
側にふたをする金属性キャップとを有し、かつこの金属
キャップは、前記半導体素子の電極と通じる外部端子の
うちの、等電位電源用または接地用の外部端子としても
用いられている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。第１図にお
いて、セラミック多層配線基板１の中央空所の上部開口
を上方から塞ぐように熱伝導性に優れた素材の放熱板２
を接合し、半導体素子３の表面を下に向けて放熱板２の
下面に固着する。また、多数の外部端子ピン４がセラミ
ック多層配線基板１の下面に設けられ、セラミック多層
配線基板１中の内部配線５と金属細線６を介して半導体
素子３の電極と接続されている。また、内部配線５の一
部は、基板１の下部開口周辺のキャップ封止部に導出さ
れ、導伝性ロウ材７によって封止された、多数の外部端
子ピンを有する金属性キャップ８と電気的に接続される
。
いて、セラミック多層配線基板１の中央空所の上部開口
を上方から塞ぐように熱伝導性に優れた素材の放熱板２
を接合し、半導体素子３の表面を下に向けて放熱板２の
下面に固着する。また、多数の外部端子ピン４がセラミ
ック多層配線基板１の下面に設けられ、セラミック多層
配線基板１中の内部配線５と金属細線６を介して半導体
素子３の電極と接続されている。また、内部配線５の一
部は、基板１の下部開口周辺のキャップ封止部に導出さ
れ、導伝性ロウ材７によって封止された、多数の外部端
子ピンを有する金属性キャップ８と電気的に接続される
。
このことにより従来の１００ｍ１ｌピツチのＰＧＡにお
いて、２０８，２８０ピンクラスでは外部端子ピンを約
５０本捏度増加することができ、同一面積のパッケージ
を用いた場合、ｌピンあたりの実装密度を１０〜２５％
減少することができる。また同一ピン数での実装密度は
、２５６ビンを例に挙ケレば、１ピンあたりの実装密度
が約０．１７９ｎｕａ／ピンから０．１６７ｒＭＡ／ビ
ンと６％以上の減少ができる。
いて、２０８，２８０ピンクラスでは外部端子ピンを約
５０本捏度増加することができ、同一面積のパッケージ
を用いた場合、ｌピンあたりの実装密度を１０〜２５％
減少することができる。また同一ピン数での実装密度は
、２５６ビンを例に挙ケレば、１ピンあたりの実装密度
が約０．１７９ｎｕａ／ピンから０．１６７ｒＭＡ／ビ
ンと６％以上の減少ができる。
第２図は本発明の第２の実施例の断面図である。
本例においては、金属性キャップ８ａが端子ビンを持た
ず、スタンドオフに相当する厚さを持ってし・る。プリ
ント基板へ実装の際には、金属性キャップ８ａはプリン
ト基板上の導電面にベタ付けされて、端子ビンを持つ第
１図の金属キャップと機能的に代替可能な平板外部端子
となっている。
ず、スタンドオフに相当する厚さを持ってし・る。プリ
ント基板へ実装の際には、金属性キャップ８ａはプリン
ト基板上の導電面にベタ付けされて、端子ビンを持つ第
１図の金属キャップと機能的に代替可能な平板外部端子
となっている。
しかして、端子ビンを有するキャップに比べ、キャップ
の位置決めにそれほど正確さを要求されないという利点
がある。また厚みをスタンドオフに合わせであるため、
ストッパ等を設ける必要が無く、製造工数が節減される
利点がある。
の位置決めにそれほど正確さを要求されないという利点
がある。また厚みをスタンドオフに合わせであるため、
ストッパ等を設ける必要が無く、製造工数が節減される
利点がある。
（発明の効果〕
以上説明したように本発明は、金属性キャップに内部配
線の一部を接続して、同一電位の電源あるいは接地用外
部端子としていることにより、以下の効果があ２・。
線の一部を接続して、同一電位の電源あるいは接地用外
部端子としていることにより、以下の効果があ２・。
Ｄ 従来と同じ実装面積でより多くの信号端子を確保す
ることが出来るため、実装密度が向上する。
ることが出来るため、実装密度が向上する。
２）配線経路として面積の広い低抵抗の金属キャップを
経由しているため、同端子を使用する電源あるいは接地
端子の電圧降下がおさえられる。
経由しているため、同端子を使用する電源あるいは接地
端子の電圧降下がおさえられる。
３）従来、電源あるいは接地電位のばらつきをおさえる
ため、第３図の従来例に示すように、外部端子から一旦
基板中のベタ層に落として、電気的に短絡させている。
ため、第３図の従来例に示すように、外部端子から一旦
基板中のベタ層に落として、電気的に短絡させている。
本発明では、金属キャップがこのベタ層と同等の働きを
するため、基板にベタ層を設ける工数、材料費の節減が
達成される。
するため、基板にベタ層を設ける工数、材料費の節減が
達成される。
第１図は本発明の第Ｊ実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は従来の半導体装置の断
面図である。 １・・・・・・セラミック多層配線基板、２・・・・・
・放熱板、３・・・・・・半導体素子、４・・・・・・
外部端子ピン、５・・・・・・内部配線、６・・・・・
・金属細線、７・・・・・・導電性ロウ材、７ａ・・・
・・・キャップ封止材、８・・・・・・端子ビン付き金
属性キャップ、 ８ａ・・・・・・端子ビンなしの金属性キャップ、 ９・・・・・・従来のキャップ。
の第２実施例の断面図、第３図は従来の半導体装置の断
面図である。 １・・・・・・セラミック多層配線基板、２・・・・・
・放熱板、３・・・・・・半導体素子、４・・・・・・
外部端子ピン、５・・・・・・内部配線、６・・・・・
・金属細線、７・・・・・・導電性ロウ材、７ａ・・・
・・・キャップ封止材、８・・・・・・端子ビン付き金
属性キャップ、 ８ａ・・・・・・端子ビンなしの金属性キャップ、 ９・・・・・・従来のキャップ。
Claims (1)
- セラミック多層配線基板の中央に半導体素子の表面が
下に向けて固着され、この半導体素子の電極が金属細線
および前記多層配線基板内の内部配線により、前記多層
配線基板の下面に設けられた外部端子と接続され、さら
に、前記多層配線基板の下面側に前記半導体素子を内部
に封じ込める金属性キャップが導電性ロウ材により接合
された半導体装置において、前記金属性キャップは前記
半導体素子の等電位電源用電極または接地用電極と接続
されておって、前記外部端子のうちの等電位電源用また
は接地用外部端子ともなっていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5545490A JPH03256351A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5545490A JPH03256351A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256351A true JPH03256351A (ja) | 1991-11-15 |
Family
ID=12999052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5545490A Pending JPH03256351A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644163A (en) * | 1994-02-03 | 1997-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP0697731A3 (en) * | 1994-08-16 | 1997-07-16 | Nec Corp | Flat package for semiconductor integrated circuit |
| KR100352119B1 (ko) * | 1996-12-13 | 2002-12-31 | 앰코 테크놀로지 코리아 주식회사 | 히트싱크가부착된볼그리드어레이반도체패키지의구조및제조방법 |
-
1990
- 1990-03-06 JP JP5545490A patent/JPH03256351A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644163A (en) * | 1994-02-03 | 1997-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP0697731A3 (en) * | 1994-08-16 | 1997-07-16 | Nec Corp | Flat package for semiconductor integrated circuit |
| KR100352119B1 (ko) * | 1996-12-13 | 2002-12-31 | 앰코 테크놀로지 코리아 주식회사 | 히트싱크가부착된볼그리드어레이반도체패키지의구조및제조방법 |
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