JPH0325631A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の障害解析手段に関し，特に，情
報処理装置の動作状況を格納する動作履歴格納回路に関
する。

〔従来の技術〕

返』，情報処理装置の障害の社会に対する影響・＼１−
一二 は，益々大きくなってきている。ここで重要な事は，障
害を予防する手段と障害を速やかに修復する手段である
。障害を修復する手段として，情報処理装置内にエラー
検出回路を設け，これを充実させている。即ち，エラー
発生個所の指摘の精度を高め，障害解析を容易にするこ
とによって，障害個所を正確に速やかに指摘し，障害個
所を除去するのである。

しかし，エラー検出回路だけでは障害個所の指摘が困難
な場合が多々あう，この場合障害個所の指摘にかなりの
時間と工数を要する。

これを解決する手段として，最近，情報処理装置内に動
作履歴格納回路（以下，トレーサメモリ回路と称す）を
設けることが多くなっている。このトレーサメモリ回路
には，障害発生時の情報処理装置内ハードウェアの詳細
な動作状況が格納されているので，エラー検出回路の結
果と併用することによって，障害個所の指摘が容易にな
る。

第３図はこの従来技術の一例を示した図であシ，実行中
マイクロ命令を格納するマイクロ命令レ・ゾルド６３か
もの指示によって命令取出しゃ演算等の機能を実行する
第１〜第４機能ブロック１〜４第１〜第４機能ブロック
１〜４の出力即ちｌ動作状況を格納する動作履歴格納記
憶（以下トレーサメモリ８と称す），釦よびマイクロ命
令レジスタ６の第１フィールド６１からの指示により，
トレーサメモリ８の読出し及び書込みアドレスを発生し
，更に，トレーサメモリ８の読出し及び書込みを指示す
るトレーサメモリ制御回路７で構成されている。ここで
，第１機能ブロック１は，マイクロ命令７−ケンス制御
，主記憶アクセス制御等の情報処理装置内で共通な機能
を実行するブロックであり，即ち，いくつかの機能ブロ
ックの集合体である。第２〜４機能ブロック２〜４は，
各々基本演算ブロソク，１０進演算ブロック，科学演算
ブロンクで，各々のブロックが同時に動作することはほ
とんどない。

次に動作を説明する。第１〜第４機能プロソク１〜４は
，マイクロ命令レジスタ６の第３７ィールド６３の指示
に従って動作し，その出力１０１，２０１　，３０１及
び４０１である各機能ブロックの動作状況を示す信号を
トレーサメモリ８に供給する。トレーサメモリ制御回路
７は出力７０１を通じてアドレスをトレーサメモリ８に
供給する。ここで，トレーサメモリ制御回路７で発生す
るアドレスは，初期設定時は０が設定され，通常動作時
はマイクロ命令サイクル毎に１ずつインクリメントされ
，障害検出時にインクリメントは停止する。

トレーサメモリ制御回路７の他方の出力７０２は，トレ
ーサメモリ８に対する書込み指示信号であり，通常動作
時はマイクロ命令サイクル毎に第１〜第４機能ブロック
１〜４の出力１０１，２０１．３０１及び４０１をトレ
ーサメモリ８の第１〜第４領域８１〜８４に書込むこと
を指示する。そして，障害が検出されると，それ以降書
込みを抑止する。

以上の様に通常動作時には，各機能ブロックの動作状況
情報が，トレーサメモリ８のアドレス０のワードから最
終アドレスのワードに，マイクロ命令サイクル毎に格納
される。なお・，１マイクロ命令サイクル分の動作状況
情報はｌワードに洛納される。また障害検出時には，ト
レーサメモリ８への書込み及びアドレスのインクリメン
トは抑止され，トレーサメモリ制御回路７内に格納され
ているトレーサメモリ８のアドレスより若いアドレス群
に対応するトレーサメモリ８内のワード群が動作履歴と
なる。な釦通常動作時，トレーサメモリ制御回路７で発
生するアドレスが最終アドレスを示している場合，次の
マイクロ命令サイクルのアドレスは０となる。

〔発明が解決しようとする課題〕

最近の情報処理装置のハードウェアは複雑になってきて
かり，従ってトレーサメモリ回路に格納する情報量が多
くなるので，したがって第３図に示すような従来技術で
は，トレーサメモリ回路内の記憶容量が大きくなるとい
う欠点がある。筐た，トレーサメモリ回路内の情報量が
多いので，障害解析，即ち，障害個所の指摘に多大の時
間を要する欠点がある。

〔課題を解決するための手段〕

本発明のマイクロプログラム制御装置は，マイクロ命令
の所定７イールドの指示により複数の機能ブロックの各
々の動作状況を選択する選択回路と，前記選択回路の出
力を格納するトレーサメモリと，前記トレーサメモリの
書込み及び読出しアドレスを発生し，更に，前記トレー
サメモリに対する書込み及び読出しを指示する制御回路
とを有する。

１た本発明のもう一つのマイクロプログラム制御装置は
，マイクロ命令の所定フィールドの指示により複数の機
能ブロックの各々の動作状況を選択する選択回路と，前
記選択回路の出力を格納する第１の動作履歴格納記憶と
，前記マイクロ命令の所定フィールドの内容を格納する
第２の動作履歴格納記憶（以下，動作履歴格納記憶をト
レーサメモリと称す）と，前記第１及び第２のトレーサ
メモリの書込み及び読出しアドレスを発生し，更に，前
記第１及び第２のトレーサメモリに対する書込み及び読
出しを指示する制御回路とを有する。

〔実施例〕

次に，本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図の装置は，第１〜第３フィールド６１〜６３か
ら成る実行中マイクロ命令を格納するマイクロ命令レ・
ゾスタ６，マイクロ命令レジスタ６の第３フィールド６
３の指示によって命令取出し，演算等の機能を実行する
第１〜第４機能！ロック１〜４，第２フィールドの指示
を受け第・２〜第４の機能プロノク２〜４の出力２０１
，３０１，４０１を選択する選択回路５，第１機能プロ
ノクｌの出力１０１を格納する第１の領域８１と，第２
〜第４機能ブロック１〜４の出力２０１，３０１　，４
０１即ち動作状況を格納する第５領域８５とから成るト
レーサメモリ８ｔマイクロ命令レジスタ６の第２フィー
ルドの指示を受け，トレーサメモリ８の読出し及び書込
みアドレスを発生し，更にマイクロ命令レジスタ６の第
１フィールドの指示を受けてトレーサメモリ８の読出し
及び書込みを指示するトレーサメモリ制御回路７で構成
されている。

上記にお・いて，第１機能ブロックｌは，マイクロ命令
シーケンス制御，主記憶アクセス制御等の情報処理装置
内で共通な機能を実行するブロック図であり，即ち，い
くつかの機能プロノクの集合体である。第２〜第４機能
ブロック２〜４は，各各，基本演算プロノク，１０進演
算ブロック，科学演算ブロックで，各ブロックが同時に
動作することはほとんどない。１たトレーサメモリ８の
第５領域８５は，第３図の従来技術に於けるトレーサメ
モリ８の第２〜第４領域８２〜８４のうち選択回路５に
よって選択された１つの領域と一致している。

本発明の一実施例の動作は以下の通りである。

マイクロ命令レゾスタ６の第３フィールド６３の指示に
よって動作する第１機能ブロック１の動作状況情報は，
出力１０１を介してトレーサメモリ８に供給され，第１
領域８１に格納される。マイクロ命令レ・ゾスタ６の第
３フィールド６３の指示によって動作する第２〜４機能
ブロック２〜４の各動作状況情報は選択回路５に供給さ
れ，３つの動作状況情報のうちの１つが選択されてトレ
ーサメモリ８の第５領域８５に格納される。

選択回路５′に対する指示，即ち第２〜４機能ブロック
２〜４の動作状況情報の選択指示は，マイクロ命令レジ
スタ６の第２フィールド６２によって行われる。従って
ファームウエア設計者が必要と思われる機能ブロソクの
動作状況情報のみを選択することができる。

この第１の実施例に於いて，通常動作にむいては，第１
機能７′ロノク１の動作状況情報と第２〜４機能ブロッ
ク２〜４のうち選択された１つの機能プロンクの動作状
況情報が，トレーサメモリ８のアドレス０のワードから
最終アドレスのワードにマイクロ命令サイクル毎に格納
される。１マイクロ命令サイクル分の動作状況情報は，
従来技術の一実施例と同じく，１ワードに格納される。

障害検出時も従来技術の一実施例と同じく，トレーサメ
モリ８への書込み及びアドレスのインクリメントは抑止
され，トレーサメモリ制御回路７内に格納されているト
レーサメモリ８のアドレスより若いアドレス群に対応す
るトレーサメモリ８内のワード群が動作履歴となる。

なか，第１機能ブロックｌの動作状況情報の中にはマイ
クロ命令アドレスを含めているので，第２〜第４機能ブ
ロック２〜４のいずれが選択されているかは判断できる
。

第２図は本発明の第２の実施例の構成を示した図であう
，第１の実施例に対し，マイクロ命令レジスタ６内には
第２フィールド６２が追加されている。１た，トレーサ
メモリ８には，上記の第２フィールド６２からの指示を
受けて第６領域８６が付加されている。

この第２の実施例の動作は以下の通りである。

マイクロ命令レゾスタ６の第３７ィールド６３の指示，
′Ｃよって動作する第ｌ機能ブロック１の動作状況情報
は出力１０１を介してトレーサメモリ８シて供袷され，
第１領域８１に格納される。マイクロ命令レノスタ６の
第３フィールド６３の指示によって動一修する第２〜４
機能ブロック２〜４の各−．６Ｇよ＼ 動作状況情報は選択回路５に供給され，３つの動作状況
情報のうちの１つが選択されて，トレーサメモリ８の第
５領域８５に格納される。選択回路５に対する指．示，
即ち，第２〜４機能プロソク２〜４の動作状況情報の選
択指示は，マイクロ命令レジスタ６の第２フィールド６
２によって行われる。従って，ファームウエア設計者が
必要と思われる機能プロソクの動作状況情報のみを選択
することができる。更に，マイクロ命令レジスタ６の第
２フィールド６２の内容は，出力６０２を介してトレー
サメモリ８に供給され，第６領域８６に格納される。

以上の様に第２の実施に於いて，通常動作時に訃いては
，第１機能ブロック１の動作状況情報と，第２〜４機能
ブロック２〜４のうち選択された１つの機能ブロックの
動作状況情報と．第２〜４機能ブロック２〜４の選択情
報とが，トレーサメモリ８のアドレス０から最終アドレ
スのワードにマイクロ命令サイクル毎に格納される。１
マイクロ命令サイクル分の動作状況情報及びその選択情
報｝ｉｌワードに格納される。

諏害検出時にかいては，従来技術或いは第１の；ろ［１
例と同じく，トレーサメモリ８への書込み及；Ｚ−７ド
レスのインクリメントは抑止され，トレー１゛Ｊモリ制
御回路７内に格納されているトレーサノ七り８のアドレ
スよシ若いアドレス群に対応ず”’；：＋　ｊｉレーサ
メモリ８内のワード群が動作履歴とな占。そして，上述
の選択情報によって，第２〜第Ｓ−ａ能ブロックのいず
れが選択されたか判断可能である。

〔発明の効果〕

以上説明したように本発明は，選択回路５とマイクロ命
令レジスタ６の第２フィールド６２を追加することによ
う，トレーサメモリの容量即ちワード巾を小さくできる
効果がある。また，必要と思われる機能ブロックの動作
状況情報が選択できるので，障害発生時の解析が容易に
なシ，解析時間が短粛できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図，第２
図は本発明の第２の実施例の構成を示すブロック図，第
３図は従来技術の一例を示すブロック図である。 記号の説明：ｌ・・・第１機能ブロック，２・・・第２
機．能ブロック，３・・・第３機能ブロック，４・・・
第４機能ブロック，５・・・選択回路，６・・・マイク
ロ命令レジスタ，７・・・トレーサメモリ制御回路，８
・・・トレーサメモリ（動作履歴格納記憶），６１〜６
３・・・第１フィールドないし第３フィールド．８１〜
８６・・・第１領域ないし第６領域。 以下余日

Claims (1)

1. 【特許請求の範囲】 １、複数の機能ブロックを有する情報処理装置に於いて
   、 マイクロ命令の所定フィールドの指示により前記機能ブ
   ロックの各々の動作状況を選択する選択回路と、 前記選択回路の出力を格納する動作履歴格納記憶と、 前記動作履歴格納記憶の書込み及び読出しアドレスを発
   生し、更に、 前記動作履歴格納記憶に対する書込み及び読出しを指示
   する制御回路とを有することを特徴とするマイクロプロ
   グラム制御装置。 ２、複数の機能ブロックを有する情報処理装置に於いて
   、 マイクロ命令の所定フィールドの指示により前記機能ブ
   ロックの各々の動作状況を選択する選択回路と、 前記選択回路の出力を格納する第１の動作履歴格納記憶
   と、 前記マイクロ命令の所定フィールドの内容を格納する第
   ２の動作履歴格納記憶と、前記第１及び第２の動作履歴
   格納記憶の書込み及び読出しアドレスを発生し、更に、
   前記第１及び第２動作履歴格納記憶に対する書込み及び
   読出しを指示する制御回路とを有することを特徴とする
   マイクロプログラム制御装置。