JPH03252728A - マイクロプロセッサ割込み制御方式 - Google Patents

マイクロプロセッサ割込み制御方式

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JPH03252728A
JPH03252728A JP5096890A JP5096890A JPH03252728A JP H03252728 A JPH03252728 A JP H03252728A JP 5096890 A JP5096890 A JP 5096890A JP 5096890 A JP5096890 A JP 5096890A JP H03252728 A JPH03252728 A JP H03252728A
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JP
Japan
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running
microprogram
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main memory
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Makoto Ogiwara
誠 荻原
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ割込み制御方式に関する。
〔従来の技術〕
従来のマイクロプロセッサ割込み制御方式は、マイクロ
プログラムによる主記憶アクセス動作時にこの動作が終
了するまでは割込みをマスク状態とし他の割込みを抑止
している。
〔発明が解決しようとする課題〕
上述した従来のマイクロプロセッサ割込み制御方式では
、主記憶アクセス中は他の割込みを抑止しているため、
その間により高優先な割込みが発生しても割込みが受け
つけられず、高優先の処理が待たされるという欠点があ
る。
〔課題を解決するための手段〕
本発明のマイクロプロセッサ割込み制御方式は、外部か
らの割込みによりファームウェアの走行レベルが変わる
、マイクロプログラムの走行しベルを複数持つマイクロ
プロセッサの割込み制御方式において、 マイクロプログラムによる主記憶アクセス実行時の終了
リプライ及びエラーリプライを格納する手段と主記憶か
らの読み出しデータを格納する手段を前記マイクロプロ
グラムの走行レベル数だけ有し、 また該２つの格納手段の出力を前記マイクロプログラム
の走行レベルにより切り変える手段を有して、主記憶ア
クセス時に割込み可能とすることを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、主記憶
アクセスコマンドレジスタ１．リプライ格納バッファ２
．読み出しデータ格納バッファ３およびマイクロプログ
ラム走行レベルレジスタから成る。
主記憶アクセスコマンドレジスタ１は、主記憶アクセス
マイクロ命令によりセットされて、アクセスの種別及び
この命令実行時のマイクロ走行レベルが格納され、この
コマンドにより主記憶アクセスが行なわれる。
主記憶からのＥＮＤリプライ及びエラリプライは、リプ
ライ格納バッファ２に、読み出しデータは読み出しデー
タ格納バッファ３に、それぞれ主記憶アクセスコマンド
レジスタ１の走行レベルにより示されるアドレスへ格納
される。
これらのバッファは、現在のマイクロ走行レベルレジス
タ４で示されるアドレスのデータがデータ線り及びＣに
読み出され、マイクロプログラムのデータとして使用さ
れる。
第２図は本発明によるマイクロプログラムの実行の様子
を示す図である。
第２図の２１はマイクロプログラムの走行レベルを示し
小さいほど高優先を示す。
当初、レベル４走行中に主記憶アクセス命令２２により
主記憶アクセス要求２３が出力され、リプライ２４が主
記憶より返る前に割込みにより走行レベルがレベル２に
変わり、レベル２走行中に主記憶アクセス命令２２′に
より主記憶アクセス要求２３′が出力されている。
レベル４時の主記憶アクセスによるリプライ２４及びレ
ベル２時のリプライ２４′は、それぞれのレベルに対応
するバッファ２８及び２７に格納される。レベル２のバ
ッファ２７は、マイクロ命令２５により参照され、レベ
ル４のバッファ２８は、レベル２による処理終了後にマ
イクロプログラムの走行レベルがレベル４に戻った後に
マイクロ命令２５′により参照される。
以上説明した様に、主記憶アクセス時のリプライ情報及
びデータをマイクロ命令レベル毎に有することにより、
主記憶アクセス命令実行後そのアクセス終了前に他のレ
ベルへの割込みを許し、他のレベル中で主記憶アクセス
を実行しても、割込以前の走行レベル実行中における主
記憶アクセスのリプライ情報は保存される。
〔発明の効果〕
以上説明したように本発明は、マイクロプログラムの走
行レベル毎に主記憶アクセス系のリソースを有すること
により、マイクロ命令による主記憶アクセス中において
も割込み可能とできる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作状態を示す図である。 １・・・主記憶アクセスコマンドレジスタ、２・・・リ
プライ格納バッファ、３・・・読み出しデータ格納バッ
ファ、４・・・マイクロプログラム走行レベルレジスタ
、Ａ・・・主記憶アクセス実行時のマイクロプログラム
走行レベル、Ｂ・・・現在実行中のマイクロプログラム
走行レベル、Ｃ，Ｄ・・・データ線。

Claims (1)

  1. 【特許請求の範囲】 外部からの割込みによりファームウェアの走行レベルが
    変わる、マイクロプログラムの走行レベルを複数持つマ
    イクロプロセッサの割込み制御方式において、 マイクロプログラムによる主記憶アクセス実行時の終了
    リプライ及びエラーリプライを格納する手段と主記憶か
    らの読み出しデータを格納する手段を前記マイクロプロ
    グラムの走行レベル数だけ有し、 また該２つの格納手段の出力を前記マイクロプログラム
    の走行レベルにより切り変える手段を有して、主記憶ア
    クセス時に割込み可能とすることを特徴とするマイクロ
    プロセッサ割込み制御方式。
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