JPH03250337A

JPH03250337A - エミュレータ

Info

Publication number: JPH03250337A
Application number: JP2048473A
Authority: JP
Inventors: Sadahiro Yasuda; 安田　貞宏
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-08
Anticipated expiration: 2013-03-25
Also published as: JP2731618B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、シングルチップφマイクロコンピュータで実
行されるプログラムを開発する際にその機能をエミュレ
ートするエミュレータに関し、特に１チツプ化された評
価用チップ（ｅｖａｌｕａｔｉｏｎｃｈｌｐ　；以下、
エバチップと称す）からなるエミュレータに関する。

［従来の技術］エバチップは、シングルチップ会マイクロコンピュータ
に内蔵される中央処理装置（以下、ＣＰＵと称す）をエ
ミュレートする機能、シングルチップ会マイクロコンピ
ュータに内蔵される周辺制御装置（以下、Ｉｌｏと称す
）をエミュレートする機能、ＣＰＵの実行ステータスの
出力機能及びＣＰＵの実行を一時中断させるブレーク機
能等を有している。

ところで、シングルチップ・マイクロコンピュータでは
、ＣＰＵをコアにし、Ｉｌｏを応用分野別に構成するこ
とにより、品種展開を行っている。

このため、最近、この種のエバチップは、ＣＰＵをエミ
ュレートするＣＰＵエバチップと、Ｉｌｏをエミュレー
トするＩ１０エバチップの２チツプにて構成するように
している。

第８図は、従来のＣＰＵエバチップの構成を示すブロッ
ク図である。

マイクロＲＯＭＩには、ＣＰＵ機能をエミュレートする
ため、命令の実行を制御するマイクロプログラムが格納
されている。入力端子２を介して外部から取り込まれた
命令コードは、大力バッファ３を介してインストラクシ
ョンレジスタ４に格納される。インストラクションレジ
スタ４に格納された命令コードは、マイクロシーケンス
ユニット５に供給される。このマイクロシーケンスユニ
ット５は、与えられた命令コードに従って、マイクロＲ
ＯＭ１のマイクロプログラムを起動させるエントリアド
レスを発生させる。マイクロシーケンスユニット５から
のアドレスは、アドレスデコーダ６に与えられている。

アドレスデコーダ６は、マイクロシーケンスユニット５
からのアドレスをデコードして、マイクロＲＯＭ１に格
納されているマイクロコードを選択する。選択されたマ
イクロコードは、制御信号発生回路７に入力される。

制御信号発生回路７は、入力されたマイクロコードをデ
コードして各種制御信号を生成し、これらの制御信号を
エバチップに内蔵された命令フェッチ制御回路１１、バ
ス制御回路１２、演算制御回路１３及びｌ１０−メモリ
制御回路１４等に供給する。これにより、命令コードの
機能を実行させる。

゛マイクロＲＯＭＩには、第９図に示すように、エバチ
ップが内蔵するＣＰＵの処理データの演算、転送、格納
及び命令処理の分岐等の汎用命令の実行を制御する汎用
命令用マイクロプログラムＡと、Ｉｌｏのデータ処理を
扱う専用命令の実行を制御する専用命令用マイクロプロ
グラムＢとが、夫々アドレス００００□〜０３ＦＦＨ及
び０４００Ｈ〜０５ＦＦｎに格納されている。

口発明が解決しようとする課題］しかしながら、上述した従来のエミュレータは、汎用命
令用マイクロプログラムと専用命令用マイクロプログラ
ムとがひとつのマイクロＲＯＭに格納されているので、
上記格納された専用命令用マイクロプログラムに対応し
たＩｌｏを有するシングルチップ・マイクロコンピュー
タの機能しかエミュレーションすることができない。こ
のため、シングルチップ会マイクロコンピュータの品種
展開に際し、前記Ｉ１０と異なるＩｌｏを有するシング
ルチップ・マイクロコンピュータの機能ヲエミュレーシ
ョンする場合、ＣＰＵエバチップを共通にし、Ｉ１０エ
バチップのみをＩｌｏの種類に応じて代えるという対応
をとることができす、各品種毎にＣＰＵエバチップも新
たに開発しなければならないという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
ＣＰＵが共通でＩｌｏのみが異なる複数種類のシングル
チップ・マイクロコンピュータに対応可能なエミュレー
タを提供することを目的とする。

［課題を解決するための手段］本願の第１の発明に係るエミュレータは、エミュレーシ
ョンすべきシングルチップ・マイクロコンピュータの中
央処理装置の制御に関する汎用命令用マイクロプログラ
ム及び周辺制御装置の制御に関する専用命令用マイクロ
プログラムを記憶してなる第１の記憶手段と、前記周辺
制御装置とは異なる周辺制御装置の制御に関する専用命
令用マイクロプログラム情報を記憶してなる少なくとも
１つの第２の記憶手段と、外部から与えられる選択信号
に基づき前記第１の記憶手段から出力される専用命令用
マイクロプログラムと前記第２の記憶手段から出力され
る情報に基づく専用命令用マイクロプログラムとのいず
れか一方を選択して実行する手段とを具備したことを特
徴とする。

また、本願の第２の発明に係るエミュレータは、エミュ
レーシ羅ンすべきシングルチップ・マイクロコンピュー
タの中央処理装置の制御に関する汎用命令用マイクロプ
ログラム及び周辺制御装置の制御に関する専用命令用マ
イクロプログラムを記憶してなる記憶手段と、前記周辺
制御装置とは異なる周辺制御装置の制御に関する専用命
令用マイクロプログラム情報を外部から入力する入力手
段と、外部から与えられる選択信号に基づき前記入力手
段を介して入力される情報に基づく専用命令用マイクロ
プログラムと前記記憶手段から出力される専用命令用マ
イクロプログラムとのいずれか一方を選択して実行する
手段とを具備したことを特徴とする。

なお、ここで前記第２の記憶手段又は外部から供給され
る専用命令用マイクロプログラム情報とは、専用命令用
マイクロプログラムそれ自体のみならず、他の専用命令
用マイクロプログラムとの間の論理演算によって前記専
用命令用マイクロプログラムを合成することができる情
報も含む。

［作用コ本願の第１の発明によれば、第１の記憶手段に、特定の
種類のシングルチップ参マイクロコンピュータのＩｌｏ
を制御する専用命令用マイクロプログラムが記憶され、
第２の記憶手段に、上記シングルチップ・マイクロコン
ピュータとは異なる工１０を有する別種類のシングルチ
ップ・マイクロコンピュータに対応した専用命令用マイ
クロプログラム又はそれを規定する情報が記憶されてい
る。

そして、外部からの選択信号によって、前記第１の記憶
手段からの専用命令用マイクロプログラムと、前記第２
の記憶手段から出力される専用命令用マイクロプログラ
ム又は第２の記憶手段から出力される情報によって合成
された専用命令用マイクロプログラムとが切換えられて
実行される。

また、本願の第２の発明によれば、第２の記憶手段の代
わりに外部メモリ等から専用命令用マイクロプログラム
又はそれを生成する情報が供給され、記憶手段に格納さ
れた専用命令用マイクロプログラムと切換えられて実行
される。

従って、本発明によれば、選択信号による選択テ、前記
特定のシングルチップ会マイクロコンピュータのみなら
ず、これとはＩｌｏが異なっているシングルチップ・マ
イクロコンピュータの機能をもエミュレーシヨンするこ
とができる。このため、シングルチップΦマイクロコン
ピュータの品種展開に際しても、提供されるＣＰＵエバ
チップは１種類で足りることになり、エバチップ開発の
ためのコストを低減することができる。

［実施例コ以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は、本発明の第１の実施例に係るＣＰＵエバチッ
プの構成を示すブロック図である。なお、第１図におい
て、第８図に示した従来の回路と同一物には同一符号を
付し、重複する部分の説明は省略する。

このＣＰＵエバチップには、２つのマイクロＲＯＭＩ、
２１が設けられている。マイクロＲＯＭ１は、第２図（
ａ）に示すように、アドレス００００Ｈ〜０３ＦＦｏに
、内蔵ＣＰＵの処理データの演算、転送、格納及び命令
処理の分岐等の汎用命令の実行を制御する１０２４ステ
ツプの汎用命令用マイクロプログラムＡを格納すると共
に、アドレス０４００Ｈ〜０５ＦＦｏに、特定のシング
ルチップ・マイクロコンピュータのＩｌｏのデータ処理
を扱う専用命令の実行を制御する５１２ステツプの専用
命令用マイクロプログラムＢ、を格納してなるものであ
る。また、マイクロＲＯＭ２１は、第２図（ｂ）に示す
ように、他のシングルチップ・マイクロコンピュータの
Ｉｌｏのデータ処理を扱う専用命令の実行を制御する５
１２ステツプの専用命令用マイクロプログラムＢ２を、
アトレア、　０４００ｏ　”０５ＦＦＨに格納してなる
ものである。

これらのマイクロＲＯＭＩ、２１に夫々対応させて、ア
ドレスデコーダ６ｔ　２２が設けられている。アドレス
デコーダ６．２２は、マイクロシーケンスユニット５か
ら供給されるアドレスを夫々デコードして、マイクロＲ
ＯＭ１．２１に格納されているマイクロコードを選択す
る。

一方、このエバチップには、専用命令用マイクロプログ
ラムを切換えるための選択端子２３が設けられている。

選択端子２３から入力された選択信号Ｓ８は、入力バッ
ファ２４を介してアドレスデコーダ２２に供給され、更
にインバータ２５を介してアドレスデコーダ６に供給さ
れている。

マイクロＲＯＭＩ、２１から夫々供給されるマイクロコ
ードＭ　Ｃ１９Ｍ　Ｃ２は、制御信号発生回路２６に入
力されている。また、制御信号発生回路２６には、大力
バッファ２４を介して入力された選択信号Ｓｓも入力さ
れている。

この制御信号発生回路２６は、例えば第３図に示すよう
に構成されている。即ち、マイクロＲＯＭ１，２１から
夫々出力されるマイクロコードＭＣ＋　５ＭＣ２は、夫
々ＡＮＤゲート３１．３２に入力されている。ＡＮＤゲ
ート３１の出力は、選択信号Ｓｓをインバータ３３で反
転させた信号によって選択され、ＡＮＤゲート３２の出
力は、選択信号Ｓｓによって選択される。選択されたマ
イクロコードは、ＯＲゲート３４を介してデコーダ３５
に供給される。デコーダ３５は、入力されたマイクロコ
ードをデコードして各種制御信号Ｓ。１゜Ｓ　Ｃ２１・
・・　Ｓｃｎを生成し、これらの制御信号をエバチップ
に内蔵された命令フェッチ制御回路１１、バス制御回路
１２、演算制御回路１３及びＩｌｏ・メモリ制御回路１
４等に供給する。

次に、このように構成された本実施例に係るＣＰＵエバ
チップの動作について説明する。

入力端子２から入力される命令コードが汎用命令である
場合には、マイクロシーケンスユニット５から、アドレ
ス０ＯＯＯＨ−０３ＦＦｕの何れかが出力されるので、
アドレスデコーダ６によって汎用命令用マイクロプログ
ラムＡのマイクロコードが選択され、これらのコードが
制御信号発生回路２６に与えられる。これにより、制御
信号発生回路２６からは、汎用命令の実行に基づく各種
制御信号Ｓ　Ｃ１〜Ｓｏ、、が出力される。

次に、入力端子２から入力される命令コードが専用命令
である場合について説明する。

選択端子２３から入力される選択信号Ｓ５をＬレベルに
すると、アドレスデコーダ６が選択され、マイクロＲＯ
ＭＩのアドレス０４００Ｈ〜０５ＦＦＨから専用命令用
マイクロプログラムＢ１のマイクロコ−）’　Ｍ　ＣＩ
が選択され、これらのコードが制御信号発生回路２６に
与えられる。制御信号発生回路２６では、選択信号Ｓｓ
がＬレベルであることから、ＡＮＤゲート３１からのマ
イクロコードＭＣ，が選択されてデコーダ３５に入力さ
れる。

これにより、制御信号発生回路２６からは、特定のＩｌ
ｏに関する専用命令の実行に基づく各種制御信号８１〜
Ｓｆｌが出力される。

一方、選択端子２３から入力される選択信号ＳｓをＨレ
ベルにすると、アドレスデコーダ２２が選択され、マイ
クロＲＯＭ２１のアドレス０４００）Ｉ−０５ＦＦ）ｌ
から専用命令用マイクロプログラムＢ２のマイクロコー
ドＭ　Ｃ２が選択され、これらのコードが制御信号発生
回路２６に与えられる。

制御信号発生回路２６では、選択信号ＳｓがＨレベルで
あることから、ＡＮＤゲート３２からのマイクロコード
Ｍ　Ｃ２が選択されてデコーダ３５に入力される。これ
により、制御信号発生回路２６からは、上記特定のＩｌ
ｏとは異なるＩｌｏに関する専用命令の実行に基づく各
種制御信号Ｓ、〜Ｓ□が出力される。

このように、本実施例のＣＰＵエバチップによれば、選
択端子２３のレベルを制御するすることにより、専用命
令に関し、同じ命令コードを入力しても、２つのマイク
ロＲＯＭＩ、２１に夫々格納された別々のマイクロプロ
グラムを実行させることができる。

第４図は、本発明の第２の実施例に係るＣＰＵエバチッ
プの構成を示すブロック図である。なお、第４図におい
て、第１図及び第８図に示した回路と同一物には同一符
号を付し、重複する部分の説明は省略する。

この実施例では、別の専用命令用マイクロプログラムを
格納する第２の記憶手段としてＦＲＯＭ（プログラマブ
ル＠ＲＯＭ）４１を使用している。

このため、このエバチップには、ＦＲＯＭ４１にプログ
ラムを書き込むための書込制御回路４２が設けられてい
る。この書込制御回路４２には、書込制御端子４３とデ
ータ入力端子４４とが接続されている。更に、この回路
にはアドレス入力端子４５が設けられており、このアド
レス入力端子４５を介して入力されるアドレスがアドレ
スデコーダ２２に与えられている。

この実施例では、選択端子２３をＨレベル、書込制御端
子４３を書込状態にし、アドレス入力端子４５から専用
命令用マイクロプログラムの格納領域のアドレス０４０
０Ｈ〜０５ＦＦＨを順次供給しながら、データ入力端子
４４からマイクロプログラムを書き込んでいくことによ
り、マイクロＲＯＭ１とＦＲＯＭ４１とに夫々別々の専
用命令用マイクロプログラムが格納され、同一の命令コ
ードの入力で、異なるＩ１０用の専用命令を実行させる
ことができる。

第５図は、本発明の第３の実施例に係るＣＰＵエバチッ
プの構成を示すブロック図である。この実施例は、第４
図のＦＲＯＭ４１の代わりに、ＲＡＭ（ランダム・アク
セス・メモリ）５１を使用した例で、先の実施例と同様
に、予めＲＡＭ５１にマイクロＲＯＭＩの内容と異なる
専用命令用マイクロプログラムを書き込むことにより、
同一の命令コードの入力で、異なるＩ１０用の専用命令
を実行させることができる。

これらの第２及び第３の実施例によれば、第２の専用命
令用マイクロプログラムの書込が容易であることから、
シングルチップ・マイクロコンピュータの品種展開に更
に柔軟に対処することができる。

第６図は、本発明の第４の実施例に係るＣＰＵエバチッ
プの構成を示すブロック図である。この実施例は、チッ
プの内部に第２の記憶手段を設ける代わりに、外部メモ
リ６１から別の専用命令用マイクロプログラムを入力す
るようにした例である。

マイクロシーケンスユニット５から出力されるアドレス
は、出力バッファ６２を介してアドレス出力端子６３か
ら外部メモリ６１に与えられる。

外部メモリ６１には、そのアドレス０４００Ｈ〜０５Ｆ
ＦＨに、マイクロＲＯＭＩに格納されたものとは異なる
専用命令用マイクロプログラムが格納されている。そし
て、この外部メモリ６１から読み出されたマイクロコー
ドがデータ入力端子６４を介して制御信号発生回路２６
に与えられるようになっている。

この実施例によれば、マイクロシーケンスユニット５に
よって指定されたアドレスに従って、外部メモリ６１か
ら読み出された専用命令用マイクロプログラムと、マイ
クロＲＯＭ１から読み出された専用命令用マイクロプロ
グラムとを、選択信号Ｓ５で選択して使用することによ
り、同一の命令コードの入力で、異なるＩ１０用の専用
命令を実行させることができる。

なお、以上の各実施例では、マイクロＲＯＭ　１とは別
個に他の専用命令用マイクロプログラムをＲＯＭ、ＦＲ
ＯＭ、ＲＡＭ及び外部メモリ等に格納しておいたが、上
記専用命令用マイクロプログラムを規定する他の情報を
記憶しておくようにしても良い。

第７図は、マイクロＲＯＭＩとは別のメモリに格納され
た情報Ｄｘと、マイクロＲＯＭＩからの専用命令用のマ
イクロコードＭＣ，とを論理合成することにより、異な
る専用命令用のマイクロコードＭＣ２を発生させるよう
にしたものであり、制御信号発生回路の構成を示してい
る。この回路が第３図の回路と異なる点は、ＡＮＤゲー
ト３２の前段に、排他的論理和ゲート７１を設け、マイ
クロコードＭ　ＣＩと情報り夏との排他的論理和結果を
マイクロコードＭＣ，とじてＡＮＤゲート３２に供給す
るようにした点である。

この実施例によれば、２種類の専用命令用マイクロプロ
グラムの一部しか異ならない場合、その部分に対応する
アドレスにのみデータを書き込んでおけば良いという利
点がある。

［発明の効果コ以上述べたように、本発明によれば、同一の命令コード
に対して実行される複数種類の専用命令用マイクロプロ
グラムを、選択信号によって選択的に実行させることが
できるので、ＣＰＵが共通でＩｌｏが異なっている複数
種類ののシングルチップ１マイクロコンピユータのエミ
ュレーシｅンを共通のＣＰＵエバチップを使用して実行
することができる。このため、シングルチップ・マイク
ロコンピュータの品種展開に際しても、提供されるＣＰ
Ｕエバチップは１種類で足り、エバチップ開発のための
コストを低減することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＣＰＵエバチップ
のブロック図、第２図は同チップにおけるマイクロＲＯ
Ｍのメモリマツプ図、第３図は同チップにおける制御信
号発生回路のブロック図、第４図は本発明の第２の実施
例に係るＣＰＵエバチップのブロック図、第５図は本発
明の第３の実施例に係るＣＰＵエバチップのブロック図
、第６図は本発明の第４の実施例に係るＣＰＵエバチッ
プのブロック図、第７図は本発明の第５の実施例に係る
制御信号発生回路のブロック図、第８図は従来（７）Ｃ
ＰＵエバチップのブロック図、第９図は同チップにおけ
るマイクロＲＯＭのメモリマツプ図である。１．２１：マイクロＲＯＭ、２；入力端子、３゜２４；
入力バッファ、４；インストラクションレジスタ、５；
マイクロシーケンスユニッ）、６゜２２；アドレスデコ
ーダ、７．２６；制御信号発生回路、１１；命令フェッ
チ制御回路、１２；バス制御回路、１３；演算制御回路
、１４；Ｉｌｏ・メモリ制御回路、２３；選択端子、２
５，３３；インバータ、３１，３２；ＡＮＤゲート、３
４；ＯＲゲート、３５；デコーダ、４１　；　ＰＲＯＭ
。４２；書込側ａ７回路、４３；書込制御端子、４４゜６
４；データ入力端子、４５；アドレス入力端子、５１　
；ＲＡＭ、８１　；外部メモリ、８２；出力バッファ、
６３；アドレス出力端子、７１；排他的論理和ゲート２、入７］１子２５１イン／Ｖ−タ第図３１．３２；ＡＮＤテート３１イレハーダ３４ｉ０Ｒゲート（０）第図第図２、ス′ｎｒ！ＩＡ子４３を書込測りρ回路２５、イン１ｖ−９第図１ｉ　ｊｌＦ化論■里和り一一ト第図第図５

Claims

【特許請求の範囲】

（１）エミュレーションすべきシングルチップ・マイク
ロコンピュータの中央処理装置の制御に関する汎用命令
用マイクロプログラム及び周辺制御装置の制御に関する
専用命令用マイクロプログラムを記憶してなる第１の記
憶手段と、前記周辺制御装置とは異なる周辺制御装置の
制御に関する専用命令用マイクロプログラム情報を記憶
してなる少なくとも１つの第２の記憶手段と、外部から
与えられる選択信号に基づき前記第１の記憶手段から出
力される専用命令用マイクロプログラムと前記第２の記
憶手段から出力される情報に基づく専用命令用マイクロ
プログラムとのいずれか一方を選択して実行する手段と
を具備したことを特徴とするエミュレータ。
（２）エミュレーションすべきシングルチップ・マイク
ロコンピュータの中央処理装置の制御に関する汎用命令
用マイクロプログラム及び周辺制御装置の制御に関する
専用命令用マイクロプログラムを記憶してなる記憶手段
と、前記周辺制御装置とは異なる周辺制御装置の制御に
関する専用命令用マイクロプログラム情報を外部から入
力する入力手段と、外部から与えられる選択信号に基づ
き前記記憶手段から出力される専用命令用マイクロプロ
グラムと前記入力手段を介して入力される情報に基づく
専用命令用マイクロプログラムとのいずれか一方を選択
して実行する手段とを具備したことを特徴とするエミュ
レータ。