JPH03246628A - マイクロプロセッサ制御型情報処理装置 - Google Patents
マイクロプロセッサ制御型情報処理装置Info
- Publication number
- JPH03246628A JPH03246628A JP2044056A JP4405690A JPH03246628A JP H03246628 A JPH03246628 A JP H03246628A JP 2044056 A JP2044056 A JP 2044056A JP 4405690 A JP4405690 A JP 4405690A JP H03246628 A JPH03246628 A JP H03246628A
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- JP
- Japan
- Prior art keywords
- clock
- address
- signal
- microprocessor
- clock signal
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 3
- 239000013078 crystal Substances 0.000 abstract description 12
- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に２種類のクロックス
ピードでプログラムを走らせることのできるマイクロプ
ロセッサを有するマイクロプロセッサ制御型情報処理装
置に関する。
ピードでプログラムを走らせることのできるマイクロプ
ロセッサを有するマイクロプロセッサ制御型情報処理装
置に関する。
従来、マイクロプロセッサが２種類のクロックスピード
を有し、低速のクロックスピードにおいては、そのクロ
ックスピードでなければ誤動作をするようなプログラム
を走らせ、高速のクロックスピードにおいては、それ以
外のプログラムを走らせることのできる情報処理装置に
おいては、ユーザーがその２種類のクロックスピードを
選択している。その選択は、情報処理装置に設けられて
いる切替スイッチにより行うか、その情報処理装置の入
力装置として使用されているキーボードから入力して切
替えることにより行われている。
を有し、低速のクロックスピードにおいては、そのクロ
ックスピードでなければ誤動作をするようなプログラム
を走らせ、高速のクロックスピードにおいては、それ以
外のプログラムを走らせることのできる情報処理装置に
おいては、ユーザーがその２種類のクロックスピードを
選択している。その選択は、情報処理装置に設けられて
いる切替スイッチにより行うか、その情報処理装置の入
力装置として使用されているキーボードから入力して切
替えることにより行われている。
（発明が解決しようとする課題〕
低速のクロックスピードでなければ誤動作をするような
プログラムと、クロックスピードに依存しないため高速
のクロックスピードで動作するプログラムとを共に実行
させようとするとき、従来の情報処理装置では、誤動作
をさけるために、低速のクロ・ツクスピードでどちらの
プログラムも実行させなければならない。そのため高速
のクロックスピードで処理したいプログラムも低速のク
ロックで実行しなければならず、装置本体の持っている
機能を十分に生かしきれないという欠点があった。
プログラムと、クロックスピードに依存しないため高速
のクロックスピードで動作するプログラムとを共に実行
させようとするとき、従来の情報処理装置では、誤動作
をさけるために、低速のクロ・ツクスピードでどちらの
プログラムも実行させなければならない。そのため高速
のクロックスピードで処理したいプログラムも低速のク
ロックで実行しなければならず、装置本体の持っている
機能を十分に生かしきれないという欠点があった。
またクロックスピードの切替えを、ユーザー側でしなけ
ればならず、操作が面倒であるという欠点もあった。
ればならず、操作が面倒であるという欠点もあった。
本発明の目的は、このような欠点を解消したマイクロプ
ロセッサ制御型情報処理装置を提供することにある。
ロセッサ制御型情報処理装置を提供することにある。
本発明は、プログラムを実行するマイクロプロセッサと
、前記マイクロプロセッサとシステムハスにより接続さ
れた主記憶装置とを有するマイクロプロセッサ制御型情
報処理装置であって、第１のクロック信号を発生する第
１のクロック発生回路と、 前記第１のクロック信号よりも高い周波数の第２のクロ
ック信号を発生する第２のクロック発生回路と、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最初のアドレスを指定
するクロック切替アドレスレジスタと、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最後のアドレスを指定
するクロック切替終了アドレスレジスタき、 前記マイクロプロセッサからのアドレスが、前記最初の
アドレスと前記最後のアドレスとの間にあるか否かを判
定するアドレス判定回路と、前記アドレス判定回路の判
定結果に基づいて、前記第１または第２のクロック信号
を選択して前記マイクロプロセッサに供給するクロック
選択回路とを備えることを特徴としている。
、前記マイクロプロセッサとシステムハスにより接続さ
れた主記憶装置とを有するマイクロプロセッサ制御型情
報処理装置であって、第１のクロック信号を発生する第
１のクロック発生回路と、 前記第１のクロック信号よりも高い周波数の第２のクロ
ック信号を発生する第２のクロック発生回路と、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最初のアドレスを指定
するクロック切替アドレスレジスタと、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最後のアドレスを指定
するクロック切替終了アドレスレジスタき、 前記マイクロプロセッサからのアドレスが、前記最初の
アドレスと前記最後のアドレスとの間にあるか否かを判
定するアドレス判定回路と、前記アドレス判定回路の判
定結果に基づいて、前記第１または第２のクロック信号
を選択して前記マイクロプロセッサに供給するクロック
選択回路とを備えることを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。このマイクロプロセッサ制御型情報処理装置は、マ
イクロプロセッサ１と、主記憶装置２と、水晶発振器３
，４と、クロック切替フリップフロップ６と、クロック
切替アドレスレジスタ７と、クロック切替終了アドレス
レジスタ８さ、アドレス判定回路１３とから構成されて
いる。
る。このマイクロプロセッサ制御型情報処理装置は、マ
イクロプロセッサ１と、主記憶装置２と、水晶発振器３
，４と、クロック切替フリップフロップ６と、クロック
切替アドレスレジスタ７と、クロック切替終了アドレス
レジスタ８さ、アドレス判定回路１３とから構成されて
いる。
マイクロプロセッサ１は、主記憶装置２に格納されてい
るプログラムをシステムデータバス１１を介して読出し
、この読出したプログラムを実行する。
るプログラムをシステムデータバス１１を介して読出し
、この読出したプログラムを実行する。
主記憶装置２は、データやプログラムを格納し、マイク
ロプロセッサ１からシステムアドレスバス１２を介して
アドレス情報が供給される。またシステムデータバス１
１を介してデータのやり取りを行う。
ロプロセッサ１からシステムアドレスバス１２を介して
アドレス情報が供給される。またシステムデータバス１
１を介してデータのやり取りを行う。
水晶発振器３は８ Ｍｌ（ｚの周波数の基本クロック信
号を供給し、水晶発振器４は１６ＭＨｚの周波数のクロ
ック信号を供給する。
号を供給し、水晶発振器４は１６ＭＨｚの周波数のクロ
ック信号を供給する。
クロック切替アドレスレジスタ７は、主記憶装置２に格
納されたプログラムが読出される時、基本タロツク信号
を供給する水晶発振器３を動作させる最初のアドレスを
保持し、アドレス判定回路１３に入力する。
納されたプログラムが読出される時、基本タロツク信号
を供給する水晶発振器３を動作させる最初のアドレスを
保持し、アドレス判定回路１３に入力する。
クロック切替終了アドレスレジスタ８は、主記憶装置２
に格納されたプログラムが読出される時、基本タロツク
信号を供給する水晶発振器３を動作させる最後のアドレ
スを保持し、アドレス判定回路１３に入力する。
に格納されたプログラムが読出される時、基本タロツク
信号を供給する水晶発振器３を動作させる最後のアドレ
スを保持し、アドレス判定回路１３に入力する。
アドレス判定回路１３はシステムアドレスバス１２のア
ドレスと、クロック切替アドレスレジスタ７と、クロッ
ク切替終了アドレスレジスタ８を比較し、アドレス判定
信号ａを出力する。
ドレスと、クロック切替アドレスレジスタ７と、クロッ
ク切替終了アドレスレジスタ８を比較し、アドレス判定
信号ａを出力する。
クロック切替フリップフロップ６は、アドレス判定信号
１４を受けてクロック選択回路５に対しクロック切替要
求信号すを出す。
１４を受けてクロック選択回路５に対しクロック切替要
求信号すを出す。
クロック選択回路５は、クロック切替要求信号すの入力
により、水晶発振器３か水晶発振器４のいずれかを選択
し、マイクロプロセッサ１にクロック信号を供給する。
により、水晶発振器３か水晶発振器４のいずれかを選択
し、マイクロプロセッサ１にクロック信号を供給する。
次に、本実施例の動作を説明する。
マイクロプロセッサ１で実行するプログラムのうち、８
ＭＨｚの周波数のクロックスピードでなければ誤動作
をするプログラムを主記憶装置２にロードする。この時
、そのプログラムがロードされた最初のアドレスをクロ
ック切替アドレスレジスタ７にセットし、そのプログラ
ムがロードされた最後のアドレスをクロック切替終了ア
ドレスレジスタ８にセットする。
ＭＨｚの周波数のクロックスピードでなければ誤動作
をするプログラムを主記憶装置２にロードする。この時
、そのプログラムがロードされた最初のアドレスをクロ
ック切替アドレスレジスタ７にセットし、そのプログラ
ムがロードされた最後のアドレスをクロック切替終了ア
ドレスレジスタ８にセットする。
プログラムの実行時に、マイクロプロセッサ１からシス
テムアドレスバス１２に印加されたアドレスがアドレス
判定回路１３に入力され、クロック切替アドレスレジス
タ７とクロック切替終了アドレスレジスタ８の値と比較
され、指定されたアドレス範囲に入っていると、アドレ
ス判定信号ａが′“１”となり、アドレス範囲に入って
なければアドレス判定信号ａが°“０“になる。
テムアドレスバス１２に印加されたアドレスがアドレス
判定回路１３に入力され、クロック切替アドレスレジス
タ７とクロック切替終了アドレスレジスタ８の値と比較
され、指定されたアドレス範囲に入っていると、アドレ
ス判定信号ａが′“１”となり、アドレス範囲に入って
なければアドレス判定信号ａが°“０“になる。
クロック切替フリップフロップ６は、アドレス判定信号
ａが“１”の時、クロック切替要求信号すを“１′に、
アドレス判定信号ａが０″の時、クロック切替要求信号
すを“０“にする。
ａが“１”の時、クロック切替要求信号すを“１′に、
アドレス判定信号ａが０″の時、クロック切替要求信号
すを“０“にする。
クロック選択回路５はクロック切替要求信号すが“１”
の時、水晶発振器３を選択して、マイクロプロセッサに
８ ＭＨｚのクロック信号を供給してプログラムの動作
を遅らせ、クロック切替要求信号すが“０”の時、水晶
発振器４を選択して、１６ＭＨｚのクロック信号を供給
してプログラムを実行する。
の時、水晶発振器３を選択して、マイクロプロセッサに
８ ＭＨｚのクロック信号を供給してプログラムの動作
を遅らせ、クロック切替要求信号すが“０”の時、水晶
発振器４を選択して、１６ＭＨｚのクロック信号を供給
してプログラムを実行する。
以上説明したように本発明は、実行しているプログラム
のアドレスで、マイクロプロセッサの２種類のクロック
スピードを制御することにより、マイクロプロセッサの
低速のクロックスピードでしか正しく動作しないプログ
ラムを、低速のクロックスピードで実行し、低速のクロ
ックスピードでも高速のクロックスピードでも正しく動
作するプログラムを、高速のクロックスピードで実行で
き、しかも低速のクロックスピードと高速のクロックス
ピードとの切替は、ユーザーが行う必要がなくなる効果
がある。
のアドレスで、マイクロプロセッサの２種類のクロック
スピードを制御することにより、マイクロプロセッサの
低速のクロックスピードでしか正しく動作しないプログ
ラムを、低速のクロックスピードで実行し、低速のクロ
ックスピードでも高速のクロックスピードでも正しく動
作するプログラムを、高速のクロックスピードで実行で
き、しかも低速のクロックスピードと高速のクロックス
ピードとの切替は、ユーザーが行う必要がなくなる効果
がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・・・マイクロプロセッサ ２・・・・・主記憶装置 ３．４・・・水晶発振器 ５・・・・・クロック選択回路 １１・ １２・ ０ ｂ ・ ・クロック切替フリップフロップ ・クロック切替アドレスレジスタ ・クロック切替終了アドレスレジ スタ ・システムデータバス ・システムアドレスバス ・アドレス判定信号 ・クロック切替要求信号
る。 １・・・・・マイクロプロセッサ ２・・・・・主記憶装置 ３．４・・・水晶発振器 ５・・・・・クロック選択回路 １１・ １２・ ０ ｂ ・ ・クロック切替フリップフロップ ・クロック切替アドレスレジスタ ・クロック切替終了アドレスレジ スタ ・システムデータバス ・システムアドレスバス ・アドレス判定信号 ・クロック切替要求信号
Claims (1)
- （１）プログラムを実行するマイクロプロセッサと、前
記マイクロプロセッサとシステムバスにより接続された
主記憶装置とを有するマイクロプロセッサ制御型情報処
理装置であって、 第１のクロック信号を発生する第１のクロック発生回路
と、 前記第１のクロック信号よりも高い周波数の第２のクロ
ック信号を発生する第２のクロック発生回路と、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最初のアドレスを指定
するクロック切替アドレスレジスタと、 前記主記憶装置に格納されているプログラムを前記第１
のクロック信号により実行させる最後のアドレスを指定
するクロック切替終了アドレスレジスタと、 前記マイクロプロセッサからのアドレスが、前記最初の
アドレスと前記最後のアドレスとの間にあるか否かを判
定するアドレス判定回路と、前記アドレス判定回路の判
定結果に基づいて、前記第１または第２のクロック信号
を選択して前記マイクロプロセッサに供給するクロック
選択回路とを備えることを特徴とするマイクロプロセッ
サ制御型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044056A JPH03246628A (ja) | 1990-02-23 | 1990-02-23 | マイクロプロセッサ制御型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044056A JPH03246628A (ja) | 1990-02-23 | 1990-02-23 | マイクロプロセッサ制御型情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03246628A true JPH03246628A (ja) | 1991-11-05 |
Family
ID=12680958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044056A Pending JPH03246628A (ja) | 1990-02-23 | 1990-02-23 | マイクロプロセッサ制御型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03246628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291712A (ja) * | 1990-04-09 | 1991-12-20 | Sharp Corp | コンピュータ |
-
1990
- 1990-02-23 JP JP2044056A patent/JPH03246628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291712A (ja) * | 1990-04-09 | 1991-12-20 | Sharp Corp | コンピュータ |
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