JPH03232266A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置に係り、特に素子面積が小さく、がっ、容量
の大きい容量素子に関し、 素子面積を増大させることなく容量値を大きくし、集積
回路の集積度を向上させることができる半導体装置を提
供することを目的とし、半導体基板と、前記半導体基板
上に、絶縁層を介して形成された第１導電型の不純物層
と、前記不純物層表面に形成された第２導電型の埋込み
層と、前記埋込み層上に形成されたエピタキシャル層と
、前記エピタキシャル層に形成され、前記不純物層に接
続する第１導電型の第１のコンタクト領域と、前記エピ
タキシャル層に形成され、前記埋込み層に接続する第２
導電型の第２のコンタクト領域と、前記第１のコンタク
ト領域上に形成された第１の電極と、前記第２のコシタ
クト領域上に形成された第１の電極とを有す−るように
構成する。

［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特に素子
面積が小さく、かつ、容量の大きい容量素子及びその製
造方法に関する。

近年、半導体集積回路の高速化、高集積化に伴い、チッ
プサイズが大きくなる一方で集積される各素子自体の縮
小化が要求させている。特に容量素子においては、容量
値と素子面積とが比例関係にあり、容量値か大きくなる
とそ九に比例して大きな素子面積が必要となるなめ、容
量素子の縮小化が求められている。

「従来の技術］ 従来の容量素子を第３図に示す。

例えばＰ−型半導体基板２上にｎ＋型埋込み層１０が形
成され、このｎ＋型埋込み層１０上にｎ型エピタキシャ
ル層１２が成長されている。そしてｎ型エピタキシャル
層１２上に形成されたフィールド酸化膜Ｉ８に開口され
たコンタクトホールを介して、不純物が添加され、ｎ＋
型埋込み層１０に達するように、ｐ１型コンタクト層２
２が形成されている。また同様にして、ｎ＋型埋込み層
１０に達するように、ｎ＋型コンタクト層２４が形成さ
れている。

これらのＰ＋型コンタクト層２２及びｎ＋型コンタクト
層２４上には、不純物を添加したポリシリコン層３０を
介して、それぞれアルミニウム（Ａ９）電極３２．３４
が形成されている。

こうして、Ｐ＋型コンタクト層２２とｎ＋型埋込み９１
０とがｐｎ接合を形成し、一方のｐ′″型コシコンタフ
５層２２上Ａｊ電極３２が形成され、他方のｎ＋型埋込
み層１０上にはｎ＋型コンタクト層２４を介してＡ！Ｊ
電［！３４が形成されている容量素子は、例えばｐ−型
半導体基板２にまで達オるように形成したＵ溝内にシリ
コン酸化１１！２６を介してポリシリコン層２８を充填
した素子分離領域によって、他の素子と分離されている
。

Ｕ発明が解決しようとする課題］ しかし、上記従来の容量素子においては、ｎ＋型埋込み
層１０とｐ“型コンタクト層２２との接触部分の面積に
よって容量値が決まるため、大きい容量が必要な場合、
接触面積を大きくしなければならず、Ｐ＋型コンタクト
層２２を大面積にする必要かあった。このなめ、必然的
に容量素子の素子面積か大きくなり、半導体集積回路の
高集積化を阻害するという問題があった。

そこで本発明は、素子面積を増大させることなく容量値
を大きくし、集積回路の集積度を向上させることができ
る半導体装置及びその製造方法を提供することを目的と
する。

［課題を解決するための手段］ 上記課題は、半導体基板と、前記半導体基板上に、絶縁
層を介して形成された第１導電型の不純糊層と、前記不
純物層表面に形成された第２導電型の埋込み層と、前記
埋込み層上に形成されたエピタキシャル層と、前記エピ
タキシャル層に形成され、前記不純物層に接続する第１
導電型の第１のコンタクト領域と、前記エピタキシャル
層に形成され、前記埋込み層に接続する第２導電型の第
２のコンタクト領域と、前記第１のコンタクト領域上に
形成された第１の電極と、前記第２のコンタクト領域上
に形成された第１の電極とを有することを特徴とする半
導体装置によって達成される。

また、上記課題は、第１の半導体基板上に、絶縁層を介
して、第１導電型の第２の半導体基板を貼り合わせた後
、前記第２の半導体基板を所定の厚さにエツチングして
第１導電型の不純物層を形成する工程と、前記不純物層
表面に、第２導電型の埋込み層を形成する工程と、前記
不純物層及び前記埋込み層上に、エピタキシャル層を成
長させる工程と、前記エピタキシャル層表面に不純物を
添加して、前記不純物層に達する第１導電型の第１のコ
ンタクト領域を形成する工程と、前記エピタキシャル層
表面に不純物を添加して、前記埋込み層に達する第２導
電型の第２のコンタクト領域を形成する工程と、前記第
１のコンタクト領域及び前記第２のコンタクト領域上に
、それぞれ第１及び第２の電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によって達成
される。

［作　用コ すなわち本発明は、半導体基板上に絶縁層を介して第１
導電型の不純物層を設ける２段構造とし、この不純物層
上に第２導電型の埋込み層を形成しているため、第１導
電型の不純物層と第２導電型の埋込み層との接触部分の
面積を容量素子の全面積に近い大きさにすることかでき
る。

従って、ｐｎ接合を形成する不純物層と埋込み層との接
触面積によって定まる容量値を大きくすることかできる
。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図（ａ）は本発明の一実施例による容量素子を示す
断面図である。

例えばｐ−型半導体基板２上に、シリコン酸化膜４を介
してＰ＋型半導体層６が形成され、言わばｐ型半導体基
板層の２段構造を形成している。

このＰ＋型半導体層６表面には、ｎ＋型埋込み層１０が
選択的に形成されている。そしてＰ＋型半導体層６及び
ｎ＋型埋込み層１０．ｈには、ｎ型エピタキシャル層１
２がエピタキシャル成長されている。

そしてｎ型エピタキシャル層１２の所定の位置に、Ｐ＋
型半導体層６に達するようにＰ＋型コンタクト層２２か
形成されている。また同様に、ｎ“型埋込み層１０に達
するように０１型コンタクト層２４が形成されている。

また、ｎ＋型埋込み層１０上には、フィールド酸化膜１
８が形成されている。そしてｐ　″型コンタクト層２２
及びｎ＋型コンタクト層２４上には、不純物を添加した
ポリシリコン層３０を介して、それぞれＡｊ電極３２．
３４か形成されている。

更に、ｎ型エピタキシャル層１２の所定の位置に、シリ
コン酸化膜４にまで達するＵ講か形成され、このＵ溝内
にはシリコン酸化ＷＡ２６を介してポリシリコン層２８
が充填されて、トレンチ・アイソレーション形の素子分
離を行なっている。

こうしてＰ＋型半導体層６とｎ＋型埋込み層１０とがｐ
ｎ接合し、一方のＰ′″型半型体導体層６１型コンタク
ト層２２を介してＡ１電極３２が設けられ、他方のｎ＋
型埋込み層１０に■１＋型コンタクト層２４を介してＡ
Ｊ！電ｔｆｉ３４が設けられた容量素子か形成されてい
る。

このように本実施例によれば、Ｐ−型半導体基板２上に
シリコン酸化膜４を介してＰ＋型半導体層６が形成され
ている、言わばＰ型層め２段構造となっており、このＰ
”型半導体層６を容量形成用として使用することができ
るため、容量素子の容量値は、このＰ＋型半導体層６と
ｎ＋型埋込み層１０との接触部分の面積によって決まる
。

そしてこの接触面積は、容量素子の全面積からｐ　＋型
コンタクト層２２の面積を除いたものにほぼ等しくなる
ため、従来の容量素子のｐｎ接合の接触面積がｐ１１型
コンタクトの面積とほぼ等しくなることと比較すると、
素子面積を増大させることなく、容量値を大きくするこ
とができる。或いはまた、容量値を大きくしつつ、素子
面積を洩少させることが可能となる。

次に、第２図を用いて、本実施例の製造方法を説明する
。

ｐ−型半導体基板２とｐ＋型半導体基板とをシリコン酸
化膜４を介して貼り合わせる。そしてＰ１型型半体基板
を所定の厚さまでエツチングしてＰ＋型半導体層６とす
る。こうして、ｐ−型半導体基板２上にシリコン酸化膜
４を介してｐ４型型半体層６が設けられている、言わば
Ｐ型半導体基板層の２段構造を形成する（第２図＜ａ＞
参照）。

次いで、Ｐ＋型半導体層６上に所定のマスク８を設け、
ｎ型不純物イオンの打込みを行ない、Ｐ“型半導体層６
表面にｎ＋型埋込み層１０を選択的に形成する（第２図
（ｂ）参照）。

次いで、マスク８を除去した後、Ｐ＋型半導体層６及び
ｎ＋型埋込み層１０上に−１ｎ型エピタキシヤル層１２
をエピタキシャル成長させる。そして全面にシリコン酸
化膜１４及びシリコン窒化膜１６を積層した後、選択的
にエツチング除去して、ｎ型エピタキシャル層１２のｐ
＋型コンタクト層形成予定領域及びｎ＋梨型コンタクト
層形成予定領域上、シリコン酸化膜１４及びシリコン窒
化膜１６を残留させる（第２図（Ｃ）参照）。

次いで、シリコン窒化膜１６をマスクとして選択酸化を
行ない、フィールド酸化膜１８を形成する。そしてシリ
コン窒化膜１６を除去した後、Ｐ“型コンタクト層形成
予定領域に選択的にＰ型不純物イオンの打込みを行ない
、ｎ型エピタキシャル層１２表面にｐ＋型不純物領域２
０を形成する（第２図（ｄ）参照）。

次いで、ｎ”型コンタクト層形成予定領域に選択的にｎ
型不純物イオンの打込みを行なう。続いて、アニール処
理を行ない、Ｐ“型コンタクト層２２をＰ＋型半導体層
６に達するように形成し、同時に、ｎ＋型コンタクト層
２４をｎ＋型埋込み層１０に達するように形成する（第
２図（ｅ）参照）。

次いで、ｎ型エピタキシャル層１２の所定の位置に、シ
リコン酸化膜４にまで達するＵ溝を形成し、このＵ／１
！内にシリコン酸化膜２６を介してポリシリコン層２８
を充填することにより、トレンチ・アイソレーション形
の素子分離を行なう、そしてＰ＋型コンタクト層２２及
びｎ＋型コンタクト層２４上のシリコン酸化膜１４を除
去してこれらの表面を露出させた後、不純物を添加した
ポリシリコン層３０を全面に堆積させる（第２図（ｆ）
参照）。

次いで、ポリシリコン層３０を選択的にエツチングして
、Ｐ＋型コンタクト層２２及びｎ＋型コンタクト層２４
上のみにポリシリコン層３０を残留させる。そしてこれ
らのポリシリコン層３０を介して、Ｐ＋型コンタクト層
２２及びｎ＋型コンタクト層２４上に、それぞれＡｊ＠
極３２．３４を形成する（第２図（ｇ）参照）。

こうして、Ｐ＋型半導体層６とｎ＋型埋込み層１０とが
ｐｎ接合し、一方のＰ＋型半導体層６にＰ＋型コンタク
ト層２２を介してＡｌｔ［ｉ３２が設けられ、他方のｎ
＋型埋込み層１０にｎ１型コンタクト層２４を介してＡ
」電極３４が設けられている容量素子を形成する。

「発明の効果」 以上のように本発明によれば、半導体基板上に絶縁層を
介して第１導電型の不純物層を設ける２段構造とし、こ
の不純物層上に第２導電型の埋込み層を形成しているた
め、第１導電型の不純物層と第２導電型の埋込み層との
接触部分の面積を容量素子の全面積に近い大きさにする
ことができる。

従って、ｐｎ接合を形成する第１導電型の不純物層と第
２導電型の埋込み層との接触面積によって定まる容量値
を大きくすることができる。

これにより、素子面積を増大させることなく容量値を大
きくすることができ、素子を縮小化して集積回路の集積
度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による容量素子を示す断面図
、 第２図は第１図の容量素子の製造方法を示す工程図、 第３図は従来の容量素子を示す断面図である。 図において、 ２・・・・・・Ｐ−型半導体基板、 ４・・・・・・シリコン酸化膜、 ６・・・・・・ｐ＋型半導体層、 ８・・・・・・マスク、 １０・・・・・・ｎ＋型埋込み層、 １２・−・・・・ｎ型エピタキシャル層、１４・・・・
・・シリコン酸化膜、 １６・・・・・・シリコン窒化膜、 １８・・・・・・フィールド酸化膜、 ２０・・・・・・ｐ＋型不純物領域、 ２２・・・・・・Ｐ”型コンタクト層、２４・・・・・
・ｎ＋型コ、ンタクト層、２６・・・・・・シリコン酸
化膜、 ２８・・・・・・ポリシリコン層、 ３０・・・・・・ポリシリコン層、 ３２．３４・・・・・・ＡＪ電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 前記半導体基板上に、絶縁層を介して形成された第１導
   電型の不純物層と、 前記不純物層表面に形成された第２導電型の埋込み層と
   、 前記埋込み層上に形成されたエピタキシャル層と、 前記エピタキシャル層に形成され、前記不純物層に接続
   する第１導電型の第１のコンタクト領域と、 前記エピタキシャル層に形成され、前記埋込み層に接続
   する第２導電型の第２のコンタクト領域と、 前記第１のコンタクト領域上に形成された第１の電極と
   、 前記第２のコンタクト領域上に形成された第１の電極と を有することを特徴とする半導体装置。 ２、第１の半導体基板上に、絶縁層を介して、第１導電
   型の第２の半導体基板を貼り合わせた後、前記第２の半
   導体基板を所定の厚さにエッチングして第１導電型の不
   純物層を形成する工程と、前記不純物層表面に、第２導
   電型の埋込み層を形成する工程と、 前記不純物層及び前記埋込み層上に、エピタキシャル層
   を成長させる工程と、 前記エピタキシャル層表面に不純物を添加して、前記不
   純物層に達する第１導電型の第１のコンタクト領域を形
   成する工程と、 前記エピタキシャル層表面に不純物を添加して、前記埋
   込み層に達する第２導電型の第２のコンタクト領域を形
   成する工程と、 前記第１のコンタクト領域及び前記第２のコンタクト領
   域上に、それぞれ第１及び第２の電極を形成する工程と を有することを特徴とする半導体装置の製造方法。