JPH03232006A - 低飽和電圧三端子レギュレータ - Google Patents
低飽和電圧三端子レギュレータInfo
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- JPH03232006A JPH03232006A JP29934090A JP29934090A JPH03232006A JP H03232006 A JPH03232006 A JP H03232006A JP 29934090 A JP29934090 A JP 29934090A JP 29934090 A JP29934090 A JP 29934090A JP H03232006 A JPH03232006 A JP H03232006A
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- 230000003247 decreasing effect Effects 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 14
- 230000007423 decrease Effects 0.000 description 7
- 229920006395 saturated elastomer Polymers 0.000 description 3
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- 230000003321 amplification Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低飽和電圧タイプの三端子レギュレータに関し
、特に減電圧動作時の対策を施した低飽和電圧三端子レ
ギュレータに関する。
、特に減電圧動作時の対策を施した低飽和電圧三端子レ
ギュレータに関する。
従来、この種の低飽和電圧三端子レギュレータは、出力
段トランジスタと、出力電圧を基準電圧とを比較するオ
ペアンプと、電流制限抵抗および分圧抵抗等により構成
されている。
段トランジスタと、出力電圧を基準電圧とを比較するオ
ペアンプと、電流制限抵抗および分圧抵抗等により構成
されている。
第５図はかかる従来の一例を示す低飽和電圧三端子レギ
ュレータの回路図である。
ュレータの回路図である。
第５図に示すように、従来のレギュレータは、入力端子
（ＩＮ）７と出力端子（ＯＵＴ）８間にエミッタおよび
コレクタを接続した出力段ＰＮＰトランジスタ１と、出
力端子（ＯＵＴ）と接地（ＧＮＤ）端子１２間に接続し
た分圧抵抗５および６と、分圧抵抗５，６間に一方の入
力端が接続され且つ基準電圧源４に他方の入力端が接続
したオペアンプ３と、オペアンプ３の出力端および出力
段ＰＮＰ トランジスタ１のベース間に接続される電流
制限抵抗２とを備えている。
（ＩＮ）７と出力端子（ＯＵＴ）８間にエミッタおよび
コレクタを接続した出力段ＰＮＰトランジスタ１と、出
力端子（ＯＵＴ）と接地（ＧＮＤ）端子１２間に接続し
た分圧抵抗５および６と、分圧抵抗５，６間に一方の入
力端が接続され且つ基準電圧源４に他方の入力端が接続
したオペアンプ３と、オペアンプ３の出力端および出力
段ＰＮＰ トランジスタ１のベース間に接続される電流
制限抵抗２とを備えている。
第６図（ａ） 、 （ｂ）はそれぞれ第５図に示す低飽
和電圧三端子レギュレータの電圧および電流特性図であ
る。
和電圧三端子レギュレータの電圧および電流特性図であ
る。
第６図（ａ）に示すように、この特性は入力電圧ＶＩＮ
に対する出力電圧ｖ０の関係を示し、点線１３はＶＩＮ
二ｖ０の仮想線を表わす。この特性によれば、入力電圧
ＶＩＮがある点を越えると出力電圧ｖ０が一定になる。
に対する出力電圧ｖ０の関係を示し、点線１３はＶＩＮ
二ｖ０の仮想線を表わす。この特性によれば、入力電圧
ＶＩＮがある点を越えると出力電圧ｖ０が一定になる。
また、第４図（ｂ）に示すように、この特性は入力電圧
ＶＡＮに対する回路電流工。。の関係を示し、入力電圧
ｖ１Ｎが所定値を越えると、回路電流工。。
ＶＡＮに対する回路電流工。。の関係を示し、入力電圧
ｖ１Ｎが所定値を越えると、回路電流工。。
は通常動作時の回路電流１４に安定する。この回路電流
１４は負荷電流に比例して増減する。
１４は負荷電流に比例して増減する。
第７図は従来の他の例を示す低飽和電圧三端子レギュレ
ータの回路図である。
ータの回路図である。
第７図に示すように、かかる三端子レギュレータは、分
圧抵抗を用いずに構成した例であり、出ヒ 力投Ｔ７１と、電流制限抵抗２と、＋側入力を出力端子
８に且つ一側入力を基準電源４に接続したものである。
圧抵抗を用いずに構成した例であり、出ヒ 力投Ｔ７１と、電流制限抵抗２と、＋側入力を出力端子
８に且つ一側入力を基準電源４に接続したものである。
かかる低飽和電圧三端子レギュレータもオペアンプ３の
出力により電流制限抵抗２を介して出力段のＰＮＰ ト
ランジスタ１のベースを駆動している。従って、入力電
圧が出力電圧設定値よりも低下すると、オペアンプ３の
出力はロウレベルに下がり、出力段ＰＮＰ トランジス
タ１のベースを弓き下げるため、ベース電流が増大する
。
出力により電流制限抵抗２を介して出力段のＰＮＰ ト
ランジスタ１のベースを駆動している。従って、入力電
圧が出力電圧設定値よりも低下すると、オペアンプ３の
出力はロウレベルに下がり、出力段ＰＮＰ トランジス
タ１のベースを弓き下げるため、ベース電流が増大する
。
上述した従来の二つの低飽和電圧三端子レギュレータは
、共にオペアンプ３の出力により電流制限抵抗２を介し
て出力段ＰＮＰ）ランシスタ１のベースを駆動している
ため、入力電圧■、、が出力電圧（ｖｏ）設定値よりも
低下すると、オペアンプ３の出力はロウレベルに下がり
、出力段ＰＮＰ トランジスタ１のベースを引き下げる
。従って、ベース電流が増大するという結果になる。こ
のベース電流を電流制限抵抗２により抑えることは可能
であるが、通常の動作状態においては、負荷電流変動や
ＰＮＰ トランジスタのｈＦＥのばらつき、あるいは温
度変動にかかわらす、ＰＮＰ トランジスタ１を充分に
駆動できることが求められる。すなわち、この電流制限
抵抗２の値を大きく取ることは困難になる。
、共にオペアンプ３の出力により電流制限抵抗２を介し
て出力段ＰＮＰ）ランシスタ１のベースを駆動している
ため、入力電圧■、、が出力電圧（ｖｏ）設定値よりも
低下すると、オペアンプ３の出力はロウレベルに下がり
、出力段ＰＮＰ トランジスタ１のベースを引き下げる
。従って、ベース電流が増大するという結果になる。こ
のベース電流を電流制限抵抗２により抑えることは可能
であるが、通常の動作状態においては、負荷電流変動や
ＰＮＰ トランジスタのｈＦＥのばらつき、あるいは温
度変動にかかわらす、ＰＮＰ トランジスタ１を充分に
駆動できることが求められる。すなわち、この電流制限
抵抗２の値を大きく取ることは困難になる。
従って、上述したとおり、入力電圧が低下した場合、ベ
ース電流は、例えば定格ＩＡクラスの出力電流タイプの
レギュレータでは、第４図（ｂ）の例の如＜ Ｉ Ｄ
ＯｍＡ程度の電流が流れることになり、通常動作時の回
路電流に比較して１桁程度も上まわる回路電流が流れる
という欠点がある。
ース電流は、例えば定格ＩＡクラスの出力電流タイプの
レギュレータでは、第４図（ｂ）の例の如＜ Ｉ Ｄ
ＯｍＡ程度の電流が流れることになり、通常動作時の回
路電流に比較して１桁程度も上まわる回路電流が流れる
という欠点がある。
本発明の目的は、かかる入力電圧が低下したときの回路
電流の上昇を抑制することのできる低飽和電圧三端子レ
ギュレータを提供することにある。
電流の上昇を抑制することのできる低飽和電圧三端子レ
ギュレータを提供することにある。
第一の発明の低飽和電圧三端子レギュレータは、入出力
端子にエミッタおよびコレクタを接続した出力用トラン
ジスタと、出力電圧を分圧して基準電圧と比較し且つ出
力イネーブル端子を有する第一のオペアンプと、前記基
準電圧および出力電圧を分圧する二つの分圧抵抗と、一
方の入力端が入力端子側に接続され且つ他方の入力端が
出力端子に接続される第二のオペアンプとを含み、前記
第一のオペアンプの出力を電流制限抵抗を介して前記出
力用トランジスタのベースに供給するとともに、前記第
二のオペアンプの出力を前記第一のオペアンプのイネー
ブル端子に供給するように構成している。
端子にエミッタおよびコレクタを接続した出力用トラン
ジスタと、出力電圧を分圧して基準電圧と比較し且つ出
力イネーブル端子を有する第一のオペアンプと、前記基
準電圧および出力電圧を分圧する二つの分圧抵抗と、一
方の入力端が入力端子側に接続され且つ他方の入力端が
出力端子に接続される第二のオペアンプとを含み、前記
第一のオペアンプの出力を電流制限抵抗を介して前記出
力用トランジスタのベースに供給するとともに、前記第
二のオペアンプの出力を前記第一のオペアンプのイネー
ブル端子に供給するように構成している。
第二の発明の低飽和電圧三端子レギュレータは、入出力
端子にエミッタおよびコレクタを接続した出力用ＰＮＰ
）ランシスタと、前記トランジスタのコレクタ側に＋
入力を接続し且つ−入力を基準電源に接続し出力イネー
ブル端子を有する第一のオペアンプと、前記第一のオペ
アンプの＋および−の入力に並列に接続された出力電圧
監視用コンパレータと、＋入力を入力端子側に接続し且
つ一入力端を出力端子側に接続し出力イネーブル端子を
有する第二のオペアンプとを含み、前記第一および第二
のオペアンプの出力をタイオートを介して前記出力用ト
ランジスタのベースに供給するとトモに、前記コンパレ
ータの出力を前記第一および第二のオペアンプの前記イ
ネーブル端子に供給し、出力・電流によりその出力電圧
状態を制御するように構成している。
端子にエミッタおよびコレクタを接続した出力用ＰＮＰ
）ランシスタと、前記トランジスタのコレクタ側に＋
入力を接続し且つ−入力を基準電源に接続し出力イネー
ブル端子を有する第一のオペアンプと、前記第一のオペ
アンプの＋および−の入力に並列に接続された出力電圧
監視用コンパレータと、＋入力を入力端子側に接続し且
つ一入力端を出力端子側に接続し出力イネーブル端子を
有する第二のオペアンプとを含み、前記第一および第二
のオペアンプの出力をタイオートを介して前記出力用ト
ランジスタのベースに供給するとトモに、前記コンパレ
ータの出力を前記第一および第二のオペアンプの前記イ
ネーブル端子に供給し、出力・電流によりその出力電圧
状態を制御するように構成している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す低飽和電圧三端子
レギュレータの回路図である。
レギュレータの回路図である。
第１図に示すように、本実施例は出力段ＰＮＰトランジ
スタ１と、出力イネーブル端子１１を有するオペアンプ
３と、タイオード９を介した入力電圧ｖｌやと出力電圧
ｖ０を比較するオペアンプ１０と、電流制限抵抗２１分
圧抵抗５および６と、基準電圧源４とを有している。
スタ１と、出力イネーブル端子１１を有するオペアンプ
３と、タイオード９を介した入力電圧ｖｌやと出力電圧
ｖ０を比較するオペアンプ１０と、電流制限抵抗２１分
圧抵抗５および６と、基準電圧源４とを有している。
ＰＮＰ ）ランシスタ１はこのレギュレータの出力用で
あり、第一のオペアンプ３の出力により駆動される。ま
た、第一のオペアンプ３は出力端子８に供給される出力
電圧ＶＯを分圧抵抗５および６を介して一方の入力端に
とりこみ、接地（ＧＮＤ）端子１２に接続された基準電
圧源４の電圧を他方の入力端にとりこんで比較し、誤動
作増幅を行っている。更に、第二のオペアンプ１０はＰ
ＮＰトランジスタ１のコレクタ・エミッタ間電圧ＶｃＥ
の飽和状態を監視するものであり、一方の入力端はレギ
ュレータの入力電圧ＶＩＮを、また他方の入力端は出力
電圧ｖ０を検出している。すなわち、レギュレータの入
力電圧ＶｔＮが低下した場合において、ＰＮＰトランジ
スタ１のＶ。Ｆ、がダイオード９の順電圧ＶＦよりも下
がると、オペアンプ１０の出力はロウレベルとなり、第
一のオペアンプ３のイネーブル端子１１をロウに下げる
。これにより、第一のオペアンプ３の出力吸込み電流を
減少させ、ＰＮＰトランジスタ１を非飽和状態に戻すよ
うに動作する。
あり、第一のオペアンプ３の出力により駆動される。ま
た、第一のオペアンプ３は出力端子８に供給される出力
電圧ＶＯを分圧抵抗５および６を介して一方の入力端に
とりこみ、接地（ＧＮＤ）端子１２に接続された基準電
圧源４の電圧を他方の入力端にとりこんで比較し、誤動
作増幅を行っている。更に、第二のオペアンプ１０はＰ
ＮＰトランジスタ１のコレクタ・エミッタ間電圧ＶｃＥ
の飽和状態を監視するものであり、一方の入力端はレギ
ュレータの入力電圧ＶＩＮを、また他方の入力端は出力
電圧ｖ０を検出している。すなわち、レギュレータの入
力電圧ＶｔＮが低下した場合において、ＰＮＰトランジ
スタ１のＶ。Ｆ、がダイオード９の順電圧ＶＦよりも下
がると、オペアンプ１０の出力はロウレベルとなり、第
一のオペアンプ３のイネーブル端子１１をロウに下げる
。これにより、第一のオペアンプ３の出力吸込み電流を
減少させ、ＰＮＰトランジスタ１を非飽和状態に戻すよ
うに動作する。
第２図は本発明の第二の実施例を示す低飽和電圧三端子
レギュレータの回路図である。
レギュレータの回路図である。
第２図に示すように、本実施例はＰＮＰトランジスタ１
のＶ。Ｅの飽和状態を監視するための回路として、入力
電圧ＶＩＮを分圧するトランジスタ飽和電圧設定用抵抗
９Ａおよび９Ｂを設けたことにある。かかる抵抗９Ａの
両端の電圧降下を利用している点を除くその他の構成は
前述した第一の実施例の回路構成と同様である。
のＶ。Ｅの飽和状態を監視するための回路として、入力
電圧ＶＩＮを分圧するトランジスタ飽和電圧設定用抵抗
９Ａおよび９Ｂを設けたことにある。かかる抵抗９Ａの
両端の電圧降下を利用している点を除くその他の構成は
前述した第一の実施例の回路構成と同様である。
本実施例では、上述の通り、飽和状態の監視用手段とし
て抵抗９Ａの電圧降下を利用しているため、その電圧は
温度により大きく変化することがなく、前述した第一の
実施例よりも温度係数が少ないという利点がある。
て抵抗９Ａの電圧降下を利用しているため、その電圧は
温度により大きく変化することがなく、前述した第一の
実施例よりも温度係数が少ないという利点がある。
第３図は本発明の第三の実施例を示す低飽和電圧三端子
レギュレ〜りの回路図である。
レギュレ〜りの回路図である。
第３図に示すように、本実施例はＰＮＰ トランジスタ
１が三端子レギュレータの出力段に用いられ、通常動作
の場合、第一のオペアンプ３の出力によりベース端子が
バイアスされることで、出力端子（ＯＵＴ）８に表われ
る。出力電圧Ｖ０が基準電源４の基準電圧ＶＲＥＦと等
しい値になるように制御されている。しかも、本実施例
はオペアンプ３と、並列にコンパレータ１５を設け、そ
の出力およびインバータ１６を介した出力でそれぞれ第
一のオペアンプ３と第二のオペアンプ１０の出力イネー
ブル端子１１を制御している。このコンパレータ１５は
出力電圧Ｖ０の低下を監視するための回路であり、出力
電圧Ｖ０が基準電圧ＶＲＥＦより下がると、コンパレー
タ１５の出力はロウレベルとなって第一のオペアンプ３
のイネーブル端子１１を引下げ、第一のオペアンプ３を
イネーブル状態にする。また、この時コンパレータ１５
の出力はインバータ１６の出力を通して第二のオペアン
プ１０をアクティブ状態にする。この第二のオペアの両
端に発生する三端子レギュレータの出力電流工。に比例
した電圧（■。×Ｒ１）を第二のオペアンプ１０て増幅
する。本実施例はその出力によって出力段ＰＮＰ ）ラ
ンシスタ１を駆動することにより、ＰＮＰ トランジス
タ１が飽和しないようにそのＶＣＥが（ＩｏＸＲｌ）Ｘ
（１＋ ）に等しい２ 電圧を保つように制御している。
１が三端子レギュレータの出力段に用いられ、通常動作
の場合、第一のオペアンプ３の出力によりベース端子が
バイアスされることで、出力端子（ＯＵＴ）８に表われ
る。出力電圧Ｖ０が基準電源４の基準電圧ＶＲＥＦと等
しい値になるように制御されている。しかも、本実施例
はオペアンプ３と、並列にコンパレータ１５を設け、そ
の出力およびインバータ１６を介した出力でそれぞれ第
一のオペアンプ３と第二のオペアンプ１０の出力イネー
ブル端子１１を制御している。このコンパレータ１５は
出力電圧Ｖ０の低下を監視するための回路であり、出力
電圧Ｖ０が基準電圧ＶＲＥＦより下がると、コンパレー
タ１５の出力はロウレベルとなって第一のオペアンプ３
のイネーブル端子１１を引下げ、第一のオペアンプ３を
イネーブル状態にする。また、この時コンパレータ１５
の出力はインバータ１６の出力を通して第二のオペアン
プ１０をアクティブ状態にする。この第二のオペアの両
端に発生する三端子レギュレータの出力電流工。に比例
した電圧（■。×Ｒ１）を第二のオペアンプ１０て増幅
する。本実施例はその出力によって出力段ＰＮＰ ）ラ
ンシスタ１を駆動することにより、ＰＮＰ トランジス
タ１が飽和しないようにそのＶＣＥが（ＩｏＸＲｌ）Ｘ
（１＋ ）に等しい２ 電圧を保つように制御している。
第４図は本発明の第四の実施例を示す低飽和電圧三端子
レギュレータの回路図である。
レギュレータの回路図である。
第４図に示すように、本実施例もコンパレータ１５およ
びインバータ１６を設け、第一のオペアンプ３および第
二のオペアンプ１０を制御することは、前述した第三の
実施例と同様であり、第二のオペアンプ１０の（＋）入
力端子に抵抗Ｒ４とＲ５の直列回路の接続点を接続した
点が異なっている。
びインバータ１６を設け、第一のオペアンプ３および第
二のオペアンプ１０を制御することは、前述した第三の
実施例と同様であり、第二のオペアンプ１０の（＋）入
力端子に抵抗Ｒ４とＲ５の直列回路の接続点を接続した
点が異なっている。
本実施例は抵抗Ｒ４の両端に入力電圧ＶＩＨに比４
例した一定の電圧降下（ＸＶＩＮ）を生ずるＲ４＋１５
ため、出力電流Ｉ。が零の場合においても、ＰＮＰトラ
ンジスタ１が飽和状態とならないように、ｖｏＩ：の両
端に抵抗Ｒ４の電圧降下■Ｒ４に比例した’ｉ？−ノ電
圧Ｖｃｐ、＝ＶＲ＋ Ｘ （１＋ ） −（Ｒ’Ｒ
２Ｒ４＋Ｒ５ ×ｖ、、）Ｘ（］、＋−）を発生させている。従っ２ て、この差異により出力電流工。が零の場合の性能比較
において、前述した第三の実施例ではＰＮＰトランジス
タ１が飽和し回路電流が増大してしまうのに対し、本実
施例では飽和を防止しているので回路電流の増大が起こ
らないという利点がある。
ンジスタ１が飽和状態とならないように、ｖｏＩ：の両
端に抵抗Ｒ４の電圧降下■Ｒ４に比例した’ｉ？−ノ電
圧Ｖｃｐ、＝ＶＲ＋ Ｘ （１＋ ） −（Ｒ’Ｒ
２Ｒ４＋Ｒ５ ×ｖ、、）Ｘ（］、＋−）を発生させている。従っ２ て、この差異により出力電流工。が零の場合の性能比較
において、前述した第三の実施例ではＰＮＰトランジス
タ１が飽和し回路電流が増大してしまうのに対し、本実
施例では飽和を防止しているので回路電流の増大が起こ
らないという利点がある。
〔発明の効果−。
以上説明１−だように、本発明の低飽和電圧三端子レギ
ュレータは、出力段トランジスタのコレクタ・エミッタ
間電圧を監視し、入力端子に接続されたダイオードの順
電圧（Ｖ、：例えば０．７Ｖ）よりも入力電圧が下がろ
うとした場合、第一のオペアンプの出力イネーブル端子
を制御し、そのオペアンプへの吸込電流を減少させるこ
とにより、出力段トランジスタのコレクタ・エミッタ間
電圧■ｏＥの飽和を防止することができるので、入力電
圧（ＶＩＮ）が低下した場合でも、出力段トランジスタ
は飽和動作せずに済み、したがって出力段トランジスタ
のベース電流も増大せず、回路電流の上昇を回避するこ
とができるという効果がある。
ュレータは、出力段トランジスタのコレクタ・エミッタ
間電圧を監視し、入力端子に接続されたダイオードの順
電圧（Ｖ、：例えば０．７Ｖ）よりも入力電圧が下がろ
うとした場合、第一のオペアンプの出力イネーブル端子
を制御し、そのオペアンプへの吸込電流を減少させるこ
とにより、出力段トランジスタのコレクタ・エミッタ間
電圧■ｏＥの飽和を防止することができるので、入力電
圧（ＶＩＮ）が低下した場合でも、出力段トランジスタ
は飽和動作せずに済み、したがって出力段トランジスタ
のベース電流も増大せず、回路電流の上昇を回避するこ
とができるという効果がある。
また、本発明は出力電圧が基準電圧より低下した時、出
力段ＰＮＰ トランジスタのＶ。２を出力電流に比例し
た電圧降下となるような制御を行うことにより、減電圧
時に起こる回路電流の増大を防止すると共に、減電圧時
の出力段ＰＮＰ トランジスタの■。０による電圧降下
、すなわち、入出方間電圧差も出力電流に応じて必要最
小限の値に留めることが可能になり、理想的な特性を得
ることができるという効果がある。
力段ＰＮＰ トランジスタのＶ。２を出力電流に比例し
た電圧降下となるような制御を行うことにより、減電圧
時に起こる回路電流の増大を防止すると共に、減電圧時
の出力段ＰＮＰ トランジスタの■。０による電圧降下
、すなわち、入出方間電圧差も出力電流に応じて必要最
小限の値に留めることが可能になり、理想的な特性を得
ることができるという効果がある。
第１図は本発明の第一の実施例を示す低飽和電圧三端子
レギュレータの回路図、第２図は本発明の第二の実施例
を示す低飽和電圧三端子レギュレータの回路図、第３図
は本発明の第三の実施例を示す低飽和電圧三端子レギュ
レータの回路図、第４図は本発明の第四の実施例を示す
低飽和電圧三端子レギュレータの回路図、第５図は従来
の一例を示す低飽和電圧三端子レギュレータの回路図、
第６図（ａ） 、 （ｂ）はそれぞれ第５図に示す低飽
和電圧三端子レギュレータの電圧および電流特性図、第
７図は従来の他の例を示す低飽和電圧三端子レギュレー
タの回路図である。 ■・・・・・・出力段ＰＮＰ トランジスタ、２・・・
・・・電流制限抵抗、３，１０・・・・・・オペアンプ
、４・・・・・・基準電圧（源）、５，６・・・・・・
出力電圧検出用分圧抵抗、７・・・・・・レギュレータ
入力（ＶＩＮ）、８・・・・・・レギュレータ出力（Ｖ
ｏ ）、９・・・・・・ダイオード、９Ａ、”９Ｂ・
・・・・・出力段ＰＮＰ）ランラスタ飽和電圧設定用抵
抗、１１・・・・・オペアンプの出力イネーブル端子、
ｌ２ ・・・・ＧＮＤ、 １５・・・・・・コンパレータ、 ６・・ インバータ、ＤＩ。 Ｄ２・・ ・・タイオード、Ｒ１〜 Ｒ５・・・・ 抵抗。
レギュレータの回路図、第２図は本発明の第二の実施例
を示す低飽和電圧三端子レギュレータの回路図、第３図
は本発明の第三の実施例を示す低飽和電圧三端子レギュ
レータの回路図、第４図は本発明の第四の実施例を示す
低飽和電圧三端子レギュレータの回路図、第５図は従来
の一例を示す低飽和電圧三端子レギュレータの回路図、
第６図（ａ） 、 （ｂ）はそれぞれ第５図に示す低飽
和電圧三端子レギュレータの電圧および電流特性図、第
７図は従来の他の例を示す低飽和電圧三端子レギュレー
タの回路図である。 ■・・・・・・出力段ＰＮＰ トランジスタ、２・・・
・・・電流制限抵抗、３，１０・・・・・・オペアンプ
、４・・・・・・基準電圧（源）、５，６・・・・・・
出力電圧検出用分圧抵抗、７・・・・・・レギュレータ
入力（ＶＩＮ）、８・・・・・・レギュレータ出力（Ｖ
ｏ ）、９・・・・・・ダイオード、９Ａ、”９Ｂ・
・・・・・出力段ＰＮＰ）ランラスタ飽和電圧設定用抵
抗、１１・・・・・オペアンプの出力イネーブル端子、
ｌ２ ・・・・ＧＮＤ、 １５・・・・・・コンパレータ、 ６・・ インバータ、ＤＩ。 Ｄ２・・ ・・タイオード、Ｒ１〜 Ｒ５・・・・ 抵抗。
Claims (1)
- 【特許請求の範囲】 １、入出力端子にエミッタおよびコレクタを接続した出
力用トランジスタと、出力電圧を分圧して基準電圧と比
較し且つ出力イネーブル端子を有する第一のオペアンプ
と、前記基準電圧および出力電圧を分圧する二つの分圧
抵抗と、一方の入力端が入力端子側に接続され且つ他方
の入力端が出力端子に接続される第二のオペアンプとを
含み、前記第一のオペアンプの出力を電流制限抵抗を介
して前記出力用トランジスタのベースに供給するととも
に、前記第二のオペアンプの出力を前記第一のオペアン
プのイネーブル端子に供給することを特徴とする低飽和
電圧三端子レギュレータ。 ２、入出力端子にエミッタおよびコレクタを接続した出
力用ＰＮＰトランジスタと、前記トランジスタのコレク
タ側に＋入力を接続し且つ−入力を基準電源に接続し出
力イネーブル端子を有する第一のオペアンプと、前記第
一のオペアンプの＋および−入力に並列に接続された出
力電圧監視用コンパレータと、＋入力を入力端子側に接
続し且つ−入力端を出力端子側に接続し出力イネーブル
端子を有する第二のオペアンプとを含み、前記第一およ
び第二のオペアンプの出力をダイオードを介して前記出
力用トランジスタのベースに供給するとともに、前記コ
ンパレータの出力を前記第一および第二のオペアンプの
前記イネーブル端子に供給し、出力電流によりその出力
電圧状態を制御することを特徴とする低飽和電圧三端子
レギュレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-339622 | 1989-12-26 | ||
| JP33962289 | 1989-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232006A true JPH03232006A (ja) | 1991-10-16 |
Family
ID=18329240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29934090A Pending JPH03232006A (ja) | 1989-12-26 | 1990-11-05 | 低飽和電圧三端子レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109689A (ja) * | 2004-08-25 | 2006-04-20 | Matsushita Electric Ind Co Ltd | ハイ側のスイッチにおいて正および負のピークインダクタ電流を損失無くセンスする方法及び装置 |
| JP2007316811A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ten Ltd | 直流電源装置 |
-
1990
- 1990-11-05 JP JP29934090A patent/JPH03232006A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109689A (ja) * | 2004-08-25 | 2006-04-20 | Matsushita Electric Ind Co Ltd | ハイ側のスイッチにおいて正および負のピークインダクタ電流を損失無くセンスする方法及び装置 |
| JP2007316811A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ten Ltd | 直流電源装置 |
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