JPH03231369A - 論理回路シミユレータ - Google Patents
論理回路シミユレータInfo
- Publication number
- JPH03231369A JPH03231369A JP2026596A JP2659690A JPH03231369A JP H03231369 A JPH03231369 A JP H03231369A JP 2026596 A JP2026596 A JP 2026596A JP 2659690 A JP2659690 A JP 2659690A JP H03231369 A JPH03231369 A JP H03231369A
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- JP
- Japan
- Prior art keywords
- logic circuit
- stages
- delay
- input
- value
- Prior art date
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- Pending
Links
- 230000001902 propagating effect Effects 0.000 claims 1
- 238000004088 simulation Methods 0.000 abstract description 7
- 230000001052 transient effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000010411 cooking Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001369 Brass Inorganic materials 0.000 description 1
- 241000238413 Octopus Species 0.000 description 1
- 239000010951 brass Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に論理シミュレーションに俤す、特に過渡的な
揖号変化の多い調理回路に河して論理シミユレーション
１ｋＡ行する際の計算機処理時間を短縮するのに好適な
論理回路シミュレータに関する。
揖号変化の多い調理回路に河して論理シミユレーション
１ｋＡ行する際の計算機処理時間を短縮するのに好適な
論理回路シミュレータに関する。
ｌ。
８゜
〔従来の技術〕
第４図に従来の調理回路シミュレーションすブロック図
で１図において、 Ｉｌｌはティスプレィ装ｆｌｉｔ、
ｌ！１はキー人力装置、（３１はＣＰＵ、、４１は記憶
装置、５１は接続記述入力モジュール、Ｉ引はテストパ
ターン人力モジュール、＋７１ａ信号変化算出モジュー
ル、＋８１は偏号変化出カモジュールである。
で１図において、 Ｉｌｌはティスプレィ装ｆｌｉｔ、
ｌ！１はキー人力装置、（３１はＣＰＵ、、４１は記憶
装置、５１は接続記述入力モジュール、Ｉ引はテストパ
ターン人力モジュール、＋７１ａ信号変化算出モジュー
ル、＋８１は偏号変化出カモジュールである。
次に動作について説明する。デイスプレィ装置＋１１上
で設計された論理回路の接続記述、及びキー人力装置、
！１でｒ’Ｆｆｔ、されたテストパターンを一旦記憶装
置＋４１に格納する。次に、接続記述及びテストパター
ンを順次取り出して論理シミュレーションを実行するが
、論理回路シミュレータ全体ｔ’を理するのがＣＰＵで
ある。
で設計された論理回路の接続記述、及びキー人力装置、
！１でｒ’Ｆｆｔ、されたテストパターンを一旦記憶装
置＋４１に格納する。次に、接続記述及びテストパター
ンを順次取り出して論理シミュレーションを実行するが
、論理回路シミュレータ全体ｔ’を理するのがＣＰＵで
ある。
接続記述人力モジュール、１１＋は接続記述倉入力し論
理回路シミュレータを構築する内部テーブルのデータを
生成する。テストパターン人力モジュール・６１は記憶
装置１４１からテストパターンを順次取り出す。信号変
化算出モジュール−７１はこのテストパターンを用いて
、論理回路？構成する素子の入出力１号の変化？算出す
る。信号変化比カモジュール（８）は信号変化算出モジ
ュール＋７１で得られる信号ｍを蛸次記憶装置１４１に
出力する。
理回路シミュレータを構築する内部テーブルのデータを
生成する。テストパターン人力モジュール・６１は記憶
装置１４１からテストパターンを順次取り出す。信号変
化算出モジュール−７１はこのテストパターンを用いて
、論理回路？構成する素子の入出力１号の変化？算出す
る。信号変化比カモジュール（８）は信号変化算出モジ
ュール＋７１で得られる信号ｍを蛸次記憶装置１４１に
出力する。
記憶Ｗ＆ｔｌＬ Ｉ４１に格納した始てのテストパター
ンについて、信号変化算出モジュール（））、信号変化
出力モジュール１８）を起動し、記憶装置（４１に出力
した先の信号値を調理シミュレーション結果としてダイ
スプレイ装置ｔＵで表示する。
ンについて、信号変化算出モジュール（））、信号変化
出力モジュール１８）を起動し、記憶装置（４１に出力
した先の信号値を調理シミュレーション結果としてダイ
スプレイ装置ｔＵで表示する。
従来の調理回路シミュレータは以上のように構成されて
いたので、複数の入力信号が必ずしも同時に変化しない
ことによって生じる過渡的な信号変化にヌフしても処理
しなければならず、多大な計算機処理時開ｔ−要するな
どの問題点があった。
いたので、複数の入力信号が必ずしも同時に変化しない
ことによって生じる過渡的な信号変化にヌフしても処理
しなければならず、多大な計算機処理時開ｔ−要するな
どの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、過屓的な信号変化全削除し、処理する信号変
化数をクリ減して、計算機処理時ｒ１ｆｌを短縮するこ
とができる調理回路シミュレータを得ることを目的とす
る・ 〔課題を解決するための手段〕 この発明に係る調理回路シミュレータは、調理回路を構
成する素子の入力端子から外部端子までに経由する素子
段数をカウントシ、最大の素子段数との差に心じた遅延
の大きさ１＆：袴っ遅延素子を入力端子に挿入する手段
を４えたものである。
たもので、過屓的な信号変化全削除し、処理する信号変
化数をクリ減して、計算機処理時ｒ１ｆｌを短縮するこ
とができる調理回路シミュレータを得ることを目的とす
る・ 〔課題を解決するための手段〕 この発明に係る調理回路シミュレータは、調理回路を構
成する素子の入力端子から外部端子までに経由する素子
段数をカウントシ、最大の素子段数との差に心じた遅延
の大きさ１＆：袴っ遅延素子を入力端子に挿入する手段
を４えたものである。
この発明における論理回路シミュレータｌＩ：ｔ。
仮想的Ｔ／ｃ１Ｍ！延素子を挿入することにより、論理
回路を＃ｌＩ成する各素子の屹ての入力信号変化のタイ
ミングを今わせ、過渡的な信号変化を削除する。
回路を＃ｌＩ成する各素子の屹ての入力信号変化のタイ
ミングを今わせ、過渡的な信号変化を削除する。
以下、この発明の一実施列を図につめて説明する。
第１因はこの発明の一実施列でめる論理回路シミュレー
タのブロック図で、図中、前記従来のものと同一符号は
同一ものｔ示す０ 図において、−９１は病理回路を構成する各素子の価て
の入力信号変化のタイミングを合わせるための前処理を
行なう遅延素子挿入モジュールである。
タのブロック図で、図中、前記従来のものと同一符号は
同一ものｔ示す０ 図において、−９１は病理回路を構成する各素子の価て
の入力信号変化のタイミングを合わせるための前処理を
行なう遅延素子挿入モジュールである。
次に、論理回路シミュレータの第１図に示すブロック図
の内、遅延素子挿入モジュール（９１の処理手順を第８
図のフローチャート１用いて説明する・接続記述入力モ
ジュール・６１で入力し九接続記述をもとに、１つの素
子の１つの入力端子から外部端子に至る経路をバックト
レースして経由する素子の段数ｔカウントする（ステッ
プ（１０１）。次にこのステップ１０１でのカウントを
前記素子の総ての入力端子について行なう（ステップ１
０８）・ついで、前記素子段数の最大値を求め、谷入力
端子の前記素子段数との差を算出するＣステップｉ’ｏ
ｇ）ｓ単位遅延論理シミュレーションでは素子段数の値
が遅延の＋ｉとなる。従って、ステップ１０４では前記
素子段数に応じ九Ｍ延の値を持つ遅延素子を。
の内、遅延素子挿入モジュール（９１の処理手順を第８
図のフローチャート１用いて説明する・接続記述入力モ
ジュール・６１で入力し九接続記述をもとに、１つの素
子の１つの入力端子から外部端子に至る経路をバックト
レースして経由する素子の段数ｔカウントする（ステッ
プ（１０１）。次にこのステップ１０１でのカウントを
前記素子の総ての入力端子について行なう（ステップ１
０８）・ついで、前記素子段数の最大値を求め、谷入力
端子の前記素子段数との差を算出するＣステップｉ’ｏ
ｇ）ｓ単位遅延論理シミュレーションでは素子段数の値
が遅延の＋ｉとなる。従って、ステップ１０４では前記
素子段数に応じ九Ｍ延の値を持つ遅延素子を。
６入力端子に挿入して総ての入力信号の変化のタイミン
グを合わせる。
グを合わせる。
以上ステップ１０１からステップ１０４の処９Ｉ！を鍮
Ｍｉ回路を構成する総ての素子について行なう（ステッ
プ１０５）。
Ｍｉ回路を構成する総ての素子について行なう（ステッ
プ１０５）。
次に、動作につめて第８図および＃！６図の回帳図倉用
いて説明する。第５図は従来のものの場合で、第８図は
本実施例の場合である。ＩＩＫ５図の従来の場合ＩＪＬ
Ｉについてまず説明する。時刻０でｎ８は０．ｎ４はｌ
、ｎ５はｌ、ｎｉｌはＵ。
いて説明する。第５図は従来のものの場合で、第８図は
本実施例の場合である。ＩＩＫ５図の従来の場合ＩＪＬ
Ｉについてまず説明する。時刻０でｎ８は０．ｎ４はｌ
、ｎ５はｌ、ｎｉｌはＵ。
ｎ７は０の信号値を佇っ。時刻ｌでｎｌが０カ・ら１．
ｎｇが０から１．ｎ４が１からＯ，ｎｉｌが０からｌＫ
ｉ化した時、ｎ８１ｎ ６はＡＮＤ素子１＋１０１ 、
ＯＲ素子１ ｔｉｍｌが遅延ｌ（単位遅延）倉持った
めに前の値を保持している。従って１時刻Ｓでｎ？は０
から１に、ｎ６はｌがらＯＫ ＊ ｎ ８は０からＩＫ
変化する。次に時刻８では、時刻２で生じた入力信号の
変化が出力信号の変化として現われるから、ｎ７はＯ，
ｎｌｌはｌとなる。
ｎｇが０から１．ｎ４が１からＯ，ｎｉｌが０からｌＫ
ｉ化した時、ｎ８１ｎ ６はＡＮＤ素子１＋１０１ 、
ＯＲ素子１ ｔｉｍｌが遅延ｌ（単位遅延）倉持った
めに前の値を保持している。従って１時刻Ｓでｎ？は０
から１に、ｎ６はｌがらＯＫ ＊ ｎ ８は０からＩＫ
変化する。次に時刻８では、時刻２で生じた入力信号の
変化が出力信号の変化として現われるから、ｎ７はＯ，
ｎｌｌはｌとなる。
同様に１時刻番でｎ７はＩＫ変化する。この従この従来
のものでは、ｎ５とｎ７が過渡的にＯに変化している◎ 次に、第８図の本実施例の場合について説明する。ＯＲ
素子１ｔＪυの入力に１段素子が存在するので、遅延ｌ
の遅延素子］ ｒＪｌを挿入し、ＡＮＤ素子１２１の入
力に２段素子が存在するので。
のものでは、ｎ５とｎ７が過渡的にＯに変化している◎ 次に、第８図の本実施例の場合について説明する。ＯＲ
素子１ｔＪυの入力に１段素子が存在するので、遅延ｌ
の遅延素子］ ｒＪｌを挿入し、ＡＮＤ素子１２１の入
力に２段素子が存在するので。
遅延２の遅延素子２ （１４１を挿入している。この結
果、ｎ８がＯから１へ変化するタイミングとｎ番が１か
ら０へ変化するタイミングがそろい。
果、ｎ８がＯから１へ変化するタイミングとｎ番が１か
ら０へ変化するタイミングがそろい。
ｎ６．ｎ７の過渡的な信号変化が１り除されている。
以上のようＶＣＣの発明によれば、論理回路を１１！！
戎する各素子の痣ての人力信号変化のタイミングを合わ
せる遅延素子を仮想的に挿入することができるように論
理回路シミュレータを構成したので、過渡的な信号変化
を削除することができ、処理する信号変化数を削減して
計算機処理時間を短縮できるという効果がるる。
戎する各素子の痣ての人力信号変化のタイミングを合わ
せる遅延素子を仮想的に挿入することができるように論
理回路シミュレータを構成したので、過渡的な信号変化
を削除することができ、処理する信号変化数を削減して
計算機処理時間を短縮できるという効果がるる。
第１図はこの発明の一実施例による論理回路シはユレー
タを示す構成ブロック図、第２図に第１図の動作を説明
するフローチャー）、＠８図は第１図の論理回路シミュ
レータの論理回路回路図、第４図は従来の論理回路シミ
ュレータを示す構成ブロック図、第５図は第４図の論理
回路シミュレータの論理回路の回路図である。 図において、ｌＩはデイスプレィ装置、４！１ζキ一人
力装置、＋３１／ｆｉＯＰ Ｕ ％＋４１は記憶装置、
１６１ハ債続記述人カモジュール、（６）はテストパタ
ーン人力モジュール、１７）は信号変化算出モジュール
、（８）は信号変化出カモジュール、（９）は遅延素子
挿入モジュールを示す。 なお、図中、同一符号は同一、又は相当部分を小す。
タを示す構成ブロック図、第２図に第１図の動作を説明
するフローチャー）、＠８図は第１図の論理回路シミュ
レータの論理回路回路図、第４図は従来の論理回路シミ
ュレータを示す構成ブロック図、第５図は第４図の論理
回路シミュレータの論理回路の回路図である。 図において、ｌＩはデイスプレィ装置、４！１ζキ一人
力装置、＋３１／ｆｉＯＰ Ｕ ％＋４１は記憶装置、
１６１ハ債続記述人カモジュール、（６）はテストパタ
ーン人力モジュール、１７）は信号変化算出モジュール
、（８）は信号変化出カモジュール、（９）は遅延素子
挿入モジュールを示す。 なお、図中、同一符号は同一、又は相当部分を小す。
Claims (1)
- 素子の接続により構成する論理回路の動作を前記素子の
入出力信号の変化を接続に従い伝播させることによりシ
ミユレートする論理回路シミュレータにおいて、前記素
子の総ての入力端子から外部端子までに経由する素子段
数をカウントし、この素子段数と最大の素子段数の差に
応じた遅延の大きさを持つ遅延素子を前記入力端子に挿
入する手段を備えたことを特徴とする論理回路シミュレ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026596A JPH03231369A (ja) | 1990-02-06 | 1990-02-06 | 論理回路シミユレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026596A JPH03231369A (ja) | 1990-02-06 | 1990-02-06 | 論理回路シミユレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231369A true JPH03231369A (ja) | 1991-10-15 |
Family
ID=12197914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026596A Pending JPH03231369A (ja) | 1990-02-06 | 1990-02-06 | 論理回路シミユレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115994502A (zh) * | 2023-03-13 | 2023-04-21 | 北京芯愿景软件技术股份有限公司 | 一种电路展示方法、装置及设备 |
-
1990
- 1990-02-06 JP JP2026596A patent/JPH03231369A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115994502A (zh) * | 2023-03-13 | 2023-04-21 | 北京芯愿景软件技术股份有限公司 | 一种电路展示方法、装置及设备 |
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