JPH0323033B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高品位テレビジヨン等に使用する映
像信号のデイジタル処理装置に関するものであ
る。

（従来の技術） 近年、デイジタル技術の発展に伴つて、一般家
庭用のテレビジヨン受信機においても、映像信号
のデイジタル処理が行なわれようとしている。こ
のようなデイジタル信号処理としては、伝送路で
生じた雑音の除去、歪の補正、輪郭強調、フレー
ムやライン間の信号の相関を利用した輝度信号と
色信号の分離、フレームやラインの内挿によるノ
ン・インタレース化等多岐にわたつている。

また、高品位テレビジヨン等のように映像信号
が広帯域化する傾向もある。

（発明が解決しようとする問題点） テレビジヨンの映像信号については、上述のデ
イジタル信号処理を実時間で行う必要があり、標
本化速度が高くなるにつれて信号処理が追いつか
なくなるという問題がある。特に、フレア補正等
巡回型デイジタル・フイルタを使用する信号処理
は、処理時間が長くなり、またパイプライン処理
の手法が適用できないため、標本化速度をあまり
高く出来ないという問題がある。

デイジタル映像信号に対し１ライン（走査線）
単位で２倍の時間軸伸張を行い、この時間軸伸張
したデイジタル映像信号を標本化速度の1/2の速
度で処理し、処理済みのデイジタル映像処理を２
倍に時間軸圧縮する構成とすれば、従来と同等の
処理速度を有するデイジタル信号処理回路を使用
しつつ標本化速度を２倍高めることができる。こ
の時間軸の伸張は、デイジタル映像信号を標本化
速度に等しい速度で書込み、標本化速度の1/2の
速度で読出すライン・メモリによつて実現でき
る。また、時間軸の圧縮は、デイジタル映像信号
を標本化速度の1/2の速度で書込み、標本化速度
の1/2の速度で読出すライン・メモリによつて実
現できる。

このような構成を実現するには、３個のデイジ
タル信号処理回路と、各デイジタル信号処理回路
の前後に配置される時間軸伸張用と時間軸圧縮用
のライン・メモリとが必要になる。

しかしながら、デイジタル信号処理回路は、処
理内容によつては相当複雑・高価なものとなるの
で、処理速度を1/2に落すために３個のデイジタ
ル信号処理回路を必要とすることには大きな問題
がある。一般に、処理速度を１／ｎに落とすため
には、（ｎ＋１）個のデイジタル信号処理回路を
必要とする。

（発明の構成） 本発明に係わる映像信号のデイジタル処理装置
は、ｎ個のデイジタル信号処理回路の前後に時間
軸伸縮用のｎ個のライン・メモリ対を配置しそれ
ぞれに対して循環的にかつ各ライン・メモリ対内
では交互に書込みを行うことにより、又は（ｎ＋
１）個のライン・メモリをｎ個のデイジタル信号
処理回路に循環的に割当てることにより、各デイ
ジタル信号処理回路に対してライン・メモリを固
定的に割当てる場合に比べてデイジタル信号処理
回路の個数を低減するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明
する。

（実施例） 第１図は、本第１の発明の一実施例の構成を示
すブロツク図である。

本図において、INは入力端子、TEは時間軸伸
張回路、Ｐ１１とＰ１２はデイジタル信号処理回
路、TCは時間軸圧縮回路、OUTは出力端子、
CLKはクロツク信号供給回路である。

時間軸伸張回路TEは、ライン・メモリＭ１１
及びＭ１２から成る第１のライン・メモリ対と、
ライン・メモリＭ１３及びＭ１４から成る第２の
ライン・メモリ対と、これら各ライン・メモリ対
にアドレスと制御信号を供給するメモリ制御回路
MCEを備えている。

この時間軸伸張回路TEは、入力端子INに入力
したデイジタル映像信号を、１ラインずつ入力順
に、各ライン・メモリ対に対して交互にかつ各ラ
イン・メモリ対内の２個のライン・メモリに対し
ても交互に標本化速度に等しい速度で書込む。時
間軸伸張回路TEは、上記書込み動作と並行して、
書込みの終了した１ライン分のデイジタル映像信
号を書込み速度の半分の速度（標本化速度）で読
出して後段のデイジタル信号処理回路Ｐ１１とＰ
１２に供給する。

デイジタル信号処理回路Ｐ１１，Ｐ１２は、前
段の時間軸伸張回路TE内のライン・メモリのそ
れぞれから供給された時間軸伸張デイジタル映像
信号を後段の時間軸圧縮回路TCに供給する。

時間軸圧縮回路TCは、ライン・メモリＭ１５
とＭ１６から成る第１のライン・メモリ対と、ラ
イン・メモリＭ１７とＭ１８から成る第２のライ
ン・メモリ対と、これらライン・メモリ対にアド
レスと制御信号を供給するメモリ制御回路MCC
とを備えている。各ライン・メモリ対は、対応の
デイジタル信号処理回路から出力された１ライン
分の処理済みデイジタル映像信号を、２個のライ
ン・メモリに対して交互に、標本化速度の半分の
速度で書込むと共に、該書込みの終了した１ライ
ン分の処理済みデイジタル映像信号を標本化速度
に等しい速度で読出す。

第２図は、上記一連の動作を更に詳細に説明す
るためのタイミング・チヤートである。

時間軸伸張回路TEに供給されたデイジタル映
像信号の最初の１ラインＬ１は、第１のライン・
メモリ対内の一方のライン・メモリＭ１１に書込
まれる。次の１ラインＬ２は、第２のライン・メ
モリ対に跳んでその一方のライン・メモリＭ１３
に書込まれる。３番目の１ラインＬ３は再度第１
のライン・メモリ対に戻つて今度は他方のライ
ン・メモリＭ１２に書込まれる。４番目の１ライ
ンＬ４は、再度第２のライン・メモリ対に戻つて
今度は他方のライン・メモリＭ１４に書込まれ
る。上記の書込みは、全て標本化速度に等しい速
度で行われる。

上記書込み動作と並行して、１ライン分の書込
みが終了したライン・メモリから順に、標本化速
度の半分の速度で（書込み速度の半分の速度で）
読出しが行われる。すなわち、第１のライン・メ
モリ対内のライン・メモリＭ１１への書込みの終
了と同時に、最初の１ラインＬ１が標本化速度の
半分の速度で読出され、デイジタル信号処理回路
Ｐ１１に供給される。次に、第２のライン・メモ
リ対内のライン・メモリＭ１３への書込みの終了
と同時に、この１ラインＬ２が標本化速度の半分
の速度で読出され、デイジタル信号処理回路Ｐ１
２に供給される。以下同様に、３番目、４番目の
１ラインＬ３，Ｌ４も書込みの終了後直ちに標本
化速度の半分の速度で読出され、それぞれデイジ
タル信号処理回路Ｐ１１とＰ１２に供給される。

このように、各ライン・メモリにおいて、１ラ
インの書込みに１水平走査期間が費やされ、書込
んだ１ラインの読出しに２水平走査期間が費やさ
れる。

このように、１ライン分のデイジタル映像信号
を、入力順に、第１、第２のライン・メモリ対と
各ライン・メモリ対内の２個のライン・メモリに
対して交互に書込み、書込み終了後直ちに読出し
を開始するように構成されている。

このため、第１のライン・メモリ対は奇数番目
のラインＬ１，Ｌ３，Ｌ５……の時間軸伸張を担
当し、一方の第２のライン・メモリ対は偶数番目
のラインＬ２，Ｌ４，Ｌ６……の時間軸伸張を担
当することになる。そして、各ライン・メモリ対
内の２個のライン・メモリにおいて読出し動作が
重複しないので、同一ライン・メモリ対内の各ラ
イン・メモリから読出された１ライン分のデイジ
タル映像信号を同一のデイジタル信号処理回路に
よつて処理することができる。

第３図は、本第１の発明の他の実施例の構成を
示すブロツク図である。この実施例のデイジタル
処理装置は、デイジタル映像信号を１ラインずつ
３倍に時間軸伸張して、デイジタル信号処理を行
つたのち、３分の１に時間軸圧縮するように構成
されている。第３図中、第１図と同一の英字によ
る符号を付した構成要素は、第１図に関して説明
したものと同様のものである。従つて、これらに
ついての重複した説明を省略する。

時間軸伸張回路TEは、３個のライン・メモリ
対（Ｍ２１，Ｍ２２）、（Ｍ２３，Ｍ２４）、（Ｍ２
５，Ｍ２６）を備えている。時間軸伸張回路TE
内の３個のライン・メモリ対から読出された１ラ
イン分のデイジタル映像信号は、それぞれの後段
に配置された３個のデイジタル信号処理回路Ｐ２
１乃至２３に供給され、１標本点あたり標本化周
期の３倍の時間を費やしてデイジタル信号処理さ
れる。１ライン分の処理済みデイジタル映像信号
は、３個のライン・メモリ対（Ｍ２７，Ｍ２８）、
（Ｍ２９，Ｍ３０）、（Ｍ３１，Ｍ３２）を備えた
時間軸圧縮回路TCに供給される。

以下第３図に示した映像信号のデイジタル信号
装置の動作を第４図のタイミング・チヤートを参
照して説明する。

入力端子１Ｎに入力したデイジタル映像信号Ｌ
１，Ｌ２，Ｌ３，……は、１ラインずつ入力順
に、各ライン・メモリ対に対して循環的にかつ各
ライン・メモリ対内の２個のライン・メモリに対
しては交互に標本化速度に等しい速度で書込まれ
る。時間軸伸張回路TEは上記書込み動作と並行
して、書込みの終了した１ライン分のデイジタル
映像信号を書込み速度の3/1の速度（標本化速度）
で読出して後段のデイジタル信号処理回路Ｐ２
１，Ｐ２２及びＰ２３に供給する。

時間軸圧縮回路TC内の３個のライン・メモリ
対は、前段のデイジタル信号処理回路Ｐ２１乃至
Ｐ２３から出力された１ライン分の処理済みデイ
ジタル映像信号Ｌ１′，Ｌ２′，Ｌ３′……を、２
個のライン・メモリに対に対して交互に、標本化
速度の3/1の速度で書込むと共に、該書込みの終
了した１ライン分の処理済みデイジタル映像信号
を標本化速度に等しい速度で読出す。

以上、第２の発明において、時間軸を２倍、３
倍に伸縮する構成をそれぞれ第１図と第３図に例
示したが、一般に、時間軸をｎ倍に伸縮するに
は、時間軸伸張回路TEと時間軸圧縮回路TCのそ
れぞれにｎ個のライン・メモリ対（2n個のライ
ン・メモリ）を設置すると共に、2n個のデイジ
タル信号処理回路を設置すればよい。

上述のように、時間軸伸張回路と時間軸圧縮回
路のライン・メモリを対構成にして循環的な書込
みと読出しを行う第１の発明においては、時間軸
の伸張と圧縮に必要なライン・メモリは、各デイ
ジタル信号処理回路にライン・メモリを固定的に
割り当てる構成に比べて２（ｎ−１）個だけ多く
なる。しかしながら、デイジタル信号処理回路の
個数は、時間軸の伸縮倍率ｎに無関係に、固定的
に割り当てる場合よりも１個だけ少なくて済む。
従つて、デイジタル信号処理回路の構成が複雑・
高価であればあるほど、また時間軸伸縮倍率ｎが
小さければ小さいほど、第１の発明による装置構
成の簡易化、低廉化の効果が大きくなる。

第５図は、第１図のデイジタル処理装置の更に
具体的な構成の一例を示すブロツク図である。

このデイジタル処理装置は、時間軸を２倍に伸
張し、デイジタル信号処理回路において水平フレ
ア補正を行つたのち、時間軸を半分に圧縮するよ
うに構成されている。

時間軸伸張回路TEは、２個のライン・メモリ
対（Ｍ４１，Ｍ４２）、（Ｍ４３，Ｍ４４）を備え
ている。２個のデイジタル信号処理回路Ｐ５３と
Ｐ５４は、それぞれ２個の水平フレア補正用の巡
回型デイジタル・フイルタRECと、それぞれ１
個の時間軸反転用ライン・メモリ対（Ｍ４５，Ｍ
４６）、（Ｍ４７，Ｍ４８）を備えている。また、
時間軸圧縮回路TCは、２個のライン・メモリ対
（Ｍ４９，Ｍ５０）、（Ｍ５１，Ｍ５２）を備えて
いる。

水平フレア補正用の巡回型デイジタル・フイル
タREC１乃至REC４は、第６図に示すように、
デイジタル加算回路Ｓ、及び３個のデイジタル遅
延回路Ｄ１，Ｄ２及びＤ３，ROM等から成る３
個のデイジタル係数回路Ｋ１，Ｋ２及びＫ３並び
にデイジタル加算回路Ａから構成されている。

第７図は、第５図と第６図に示した映像信号の
デイジタル処理装置の動作を説明するためのタイ
ミング・チヤートである。本図において、横軸は
時間軸、縦軸は各ライン・メモリＭ４１乃至Ｍ５
２におけるアドレスの増減を示し、また、ＷとＲ
は、各ライン・メモリの動作がそれぞれ書込み動
作と読出し動作であることを示している。

時間軸圧縮回路TC内の４個のライン・メモリ
Ｍ４１乃至Ｍ４４の書込み、読出しの動作は、第
１図と第２図によつて既に説明した書込み、読出
し動作と全く同様である。時間軸圧縮回路TC内
の第１のライン・メモリ対に属するライン・メモ
リ対Ｍ４１とＭ４２から読出された１ライン分の
デイジタル映像信号は、巡回型デイジタル・フイ
ルタREC１を経て時間軸反転用ライン・メモリ
対Ｍ４５とＭ４６に供給される。

図示の便宜上、巡回型デイジタル・フイルタ
REC１における遅延時間を無視すれば、ライ
ン・メモリＭ４１からラインＬ１の読出しが開始
されると同時に、デイジタル・フイルタ処理され
たラインＬ１が時間軸反転用ライン・メモリＭ４
５に書込まれる。時間軸反転用ライン・メモリＭ
４５に書込まれたラインＬ１は書込みの場合と逆
方向のアドレスから書込みの場合と同一の速度で
読出され、時間軸反転された１ライン分のデイジ
タル映像信号Ｌ１となつて後段の巡回型デイジタ
ル・フイルタREC２に供給される。

巡回型デイジタル・フイルタREC２で処理さ
れたラインＬ１は、時間軸反転と時間軸圧縮を兼
ねたライン・メモリＭ４９に書込まれ、書込みの
場合と逆方向のアドレスから書込み速度の２倍の
速度で読出される。このように、巡回型デイジタ
ル・フイルタを通してから時間軸を反転し、再度
巡回型デイジタル・フイルタを通すことにより、
濾波処理に伴う位相変化を相殺することができ
る。第７図の残りの部分を参照すれば明らかなよ
うに、後続の各ラインＬ２，Ｌ３，Ｌ４……につ
いても全く同様のデイジタル信号処理が行われ
る。

なお、第５図の実施例において、時間軸圧縮回
路TCにおいて時間軸反転を行つているが、これ
に代えて、時間軸伸張回路TEで時間軸反転を行
う構成とすることもできる。

第８図は、本第２の発明に係わるデイジタル処
理装置の一実施例の構成を示すブロツク図であ
る。

このデイジタル処理装置は、第５図の装置と同
様に、時間軸を２倍に伸張し、デイジタル信号処
理回路において水平フレア補正を行つたのち、時
間軸を半分に圧縮するように構成されている。

入力端子１Ｎに入力したデイジタル映像信号Ｌ
１，Ｌ２，Ｌ３……は１ラインずつ入力順に、標
本化速度に等しい速度で、時間軸伸張回路TE内
の３個のライン・メモリＭ４１乃至Ｍ４３に対し
て循環的に書込まれる。各ライン・メモリは１ラ
インの書込みが終了すると、直ちに標本化速度の
半分の速度による読出しを開始する。各ライン・
メモリから読出されたデイジタル映像信号は、２
個のデイジタル信号処理回路Ｐ５３とＰ５４に交
互に供給される。すなわち、ライン・メモリＭ４
１を例にとれば、ここから最初に読出されるライ
ンＬ１は、デイジタル信号処理回路Ｐ５３に供給
され、次に読出されるラインＬ４は今度はデイジ
タル信号処理回路Ｐ５４に供給され、３番目に読
出されるラインＬ７は再度デイジタル信号処理回
路Ｐ５３に供給される。

２個のデイジタル信号処理回路Ｐ５３とＰ５４
から出力される１ライン分の処理済みデイジタル
映像信号Ｌ１，Ｌ２，Ｌ３……は時間軸圧縮回路
TC内の３個のライン・メモリＭ４９乃至５１に
対して、標本化速度の半分の速度で循環的に書込
まれる。書込みの終了した１ライン分の処理済み
デイジタル映像信号は、対応のライン・メモリＭ
４９乃至５１から、標本化速度の半分の速度で読
出される。

第８図の装置では、時間伸縮用の各ライン・メ
モリと、２個のデイジタル信号処理回路間の信号
授受の経路が交番されるという点で、第５図の装
置よりも制御がやや複雑になる。しかしながら、
第８図の装置は第７図の装置に比べて時間軸伸縮
用のライン・メモリが２個少なくて済むという利
点がある。

一般には、上記第２の発明によつて時間軸をｎ
倍に伸縮する場合、ｎ個のデイジタル信号処理回
路と、その前後に配置されるから（ｎ＋１）個の
時間軸伸縮用ライン・メモリとを備え、前段に配
置される時間軸伸張用の（ｎ＋１）個のライン・
メモリに、映像信号を１ライン単位で循環的に書
込み、読出した時間軸伸張済みの１ライン分の映
像信号を、ｎ個のデイジタル信号処理回路に循環
的に供給すればよい。

（発明の効果） 以上詳細に説明したように、本発明に係わる映
像信号のデイジタル処理装置は、ｎ個の信号処理
回路の前後に時間軸伸縮用のｎ個のライン・メモ
リ対を配置し、それぞれに対して循環的にかつ各
ライン・メモリ対内では交互に書込みを行うか、
あるいは（ｎ＋１）個のライン・メモリをｎ個の
デイジタル信号処理回路に循環的に割当てる構成
であるから、各デイジタル信号処理回路に対して
ライン・メモリを固定的に割当てる場合に比べて
デイジタル信号処理回路の個数が低減され、装置
全体の低廉化が可能となる。

また、１ライン単位で時間軸伸縮とデイジタル
信号処理を行う構成であるから、１ラインの処理
の終了から次のラインの処理の開始までの準備期
間として水平帰線期間を利用することができるの
で、構成が容易になり、安定な動作が可能になる
という利点もある。

【図面の簡単な説明】

第１図は第１の発明の一実施例の構成を示すブ
ロツク図、第２図は第１図の装置の動作を示すタ
イミング・チヤート、第３図は第１の発明の他の
実施例の構成を示すブロツク図、第４図は第３図
の装置の動作を説明するためのタイミング・チヤ
ート、第５図と第６図は第１図の装置の更に具体
的な一構成例を示すブロツク図、第７図は第５図
と、第６図の装置の動作を説明するためのタイミ
ング・チヤート、第８図は第２の発明の一実施例
の構成を示すブロツク図、第９図は第８図の装置
の動作を説明するためのタイミング・チヤートで
ある。 IN……入力端子、TE……時間軸伸張回路、Ｐ
１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ５
３，Ｐ５４……デイジタル信号処理回路、TC…
…時間軸圧縮回路、CLK……クロツク信号供給
回路、Ｍ１１〜Ｍ１８、Ｍ２１〜Ｍ３２、Ｍ４１
〜Ｍ５２……ライン・メモリ、MCE，MCC……
メモリ制御回路、OUT……出力端子、REC１乃
至REC４……巡回型デイジタル・フイルタ。

Claims (1)

1. 【特許請求の範囲】 １ 所定の標本化速度で標本化され、デイジタル
   信号に変換されたデイジタル映像信号を処理する
   装置において、 ｎ個（但し、ｎは２以上の自然数）のデイジタ
   ル信号処理回路と、 該ｎ個のデイジタル信号処理回路の前段にそれ
   ぞれ配置されるｎ対のライン・メモリ対を備え、
   入力した走査線を入力順に、各ライン・メモリ対
   に対して循環的にかつ各ライン・メモリ対内の２
   個のライン・メモリに対して交互に、前記標本化
   速度に等しい速度で書込むと共に、該書込みの終
   了した１走査線分のデイジタル映像信号を前記標
   本化速度の１／ｎの速度で読出して対応のｎ個の
   デイジタル信号処理回路に供給する時間軸伸長回
   路と、 前記ｎ個のデイジタル信号処理回路の後段にそ
   れぞれ配置されるｎ対のライン・メモリ対を備
   え、対応のデイジタル信号処理回路から出力され
   た１走査線分の処理済みデイジタル映像信号を、
   各ライン・メモリ対内の２個のライン・メモリに
   対して交互に、前記標本化速度の１／ｎに等しい
   速度で書込むと共に、該書込みの終了した１走査
   線分の処理済デイジタル映像信号を前記標本化速
   度に等しい速度で読出して共通の出力端子に出力
   する時間軸圧縮回路とを備えたことを特徴とする
   映像信号のデイジタル処理装置。 ２ 所定の標本化速度で標本化され、デイジタル
   信号に変換されたデイジタル映像信号を処理する
   装置において、 ｎ個（但し、ｎは２以上の自然数）のデイジタ
   ル信号処理回路と、 １走査線分のデイジタル映像信号を、各走査線
   の入力順に循環的に前記標本化速度に等しい速度
   で書込むと共に、該書込みの終了した一走査線分
   のデイジタル映像信号を前記標本化速度の１／ｎ
   の速度で読出して前記ｎ個のデイジタル信号処理
   回路のそれぞれに循環的に供給する（ｎ＋１）個
   のライン・メモリを有する時間軸伸張回路と、 前記ｎ個のデイジタル処理回路のそれぞれから
   供給された１走査線分の処理済デイジタル映像信
   号を、前記標本化速度の１／ｎの速度で循環的に
   書込むと共に、該書込みの終了した１走査線分の
   処理済みデイジタル映像信号を前記標本化速度に
   等しい速度で読出して共通の出力端子に出力する
   （ｎ＋１）個のライン・メモリを有する時間軸圧
   縮回路とを備えたことを特徴とする映像信号のデ
   イジタル処理装置。