JPS6223176Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、複数の入力デイジタル信号を混合す
る場合に、その混合比の和が常に１になるように
混合するデイジタル信号利得調整回路に関するも
のである。

複数の入力信号を混合する場合、アナログ方式
による従来例に於いては、各入力信号を個別に利
得調整して加え合せるものであつて、複数の利得
調整構成を必要とするものであり、且つクロスト
ーク等の問題があつた。又デイジタル方式として
は、例えばデイジタル映像信号の同期部分を除い
て映像部分のみを利得調整して混合することが提
案されている。又デイジタルフイルタを利用した
ノイズレデユーサのフイルタ特性可変論理回路に
は高価なECL（エミツタ・カツプルド・ロジツ
ク）素子を用いている。従つてデイジタル画像ス
イツチヤー、デイジタルフイルタ等のデイジタル
信号処理回路を構成する場合に、回路構成が複雑
になると共に高価になる欠点があつた。更にデイ
ジタル乗算を高速で行なうのは一般には困難であ
るので、大型の高速演算装置を必要とし、実用化
が困難であつた。

本考案は、前述の如き従来の欠点を改善したも
ので、その目的は、入力デイジタル信号の混合す
る場合の利得調整を安定に、且つ経済的な構成で
実現し得るようにすることにある。以下実施例に
ついて詳細に説明する。

第１図は本考案の一実施例のブロツク線図であ
り、２入力デイジタル信号を混合する場合につい
てのものである。同図に於いて、１は減算器、２
は乗算器、３は加算器、４は一方の入力デイジタ
ル信号を加える入力端子、５は他方の入力デイジ
タル信号を加える入力端子、６は出力端子、７は
混合比ｎの係数入力端子である。一方の入力デイ
ジタル信号Ａと他方の入力デイジタル信号Ｂとは
減算器１に於いて（Ａ−Ｂ）の減算が行なわれ、
減算器１の出力は乗算器２に加えられ、係数入力
端子７からの混合比ｎ（０≦ｎ≦１）により、
ｎ・（Ａ−Ｂ）の演算が行なわれ、その出力は加
算器３に加えられ、他方の入力デイジタル信号Ｂ
との加算即ちｎ・（Ａ−Ｂ）＋Ｂの演算が行なわ
れ、混合信号Ｍが出力端子６に現われる。

前述の如く入力デイジタル信号Ａ，Ｂの混合比
をＡ：Ｂ＝ｎ：（１−ｎ）として混合する場合の
混合比の和はｎ＋（１−ｎ）＝１で、常に１となる
ように混合比ｎ（０≦ｎ≦１）を定め、Ａ≧Ｂの
ときは、（Ａ−Ｂ）≧０となり、ｎ・（Ａ−Ｂ）と
Ｂとの加算が行なわれ、Ａ＜Ｂのときは（Ａ−
Ｂ）＜０となり、加算器３に於いては−｛ｎ・（Ａ
−Ｂ）｝とＢとの加算、即ちＢ−ｎ・（Ａ−Ｂ）の
減算が行なわれる。このような演算は符号付２進
演算で行なわれる。

第２図は、デイジタル映像スイツチヤーの混合
回路として本発明を適用した場合の動作説明図で
ある。同図に於いてＡ−１，Ｂ−１，Ｎ−１，Ｍ
−１はデイゾルブ効果の場合、Ａ−２，Ｂ−２，
Ｎ−２，Ｍ−２はフエード効果の場合、Ａ−３，
Ｂ−３，Ｎ−３，Ｍ−３はキーイング効果の場合
をそれぞれ示し、デイゾルブ効果の場合、入力端
子４に信号Ａ−１、入力端子５に信号Ｂ−１、入
力端子７に信号Ｎ−１即ちｎ＝0.5がそれぞれ加
えられて、出力端子６には信号Ｍ−１が現われ
る。又フエード効果の場合、入力端子４に信号Ａ
−２、入力端子５に信号Ｂ−２、入力端子７に信
号Ｎ−２即ちｎ＝0.5がそれぞれ加えられ、出力
端子６には映像部分のみ半分の大きさとなつた信
号Ｍ−２が現われる。又キーイング効果の場合、
入力端子４に信号Ａ−３、入力端子５に同期信号
とパースト信号と挿入する映像信号とからなる信
号Ｂ−３、入力端子７に挿入する映像信号のとこ
ろのみｎ＝０でそれ以外は総てｎ＝１の信号Ｎ−
３がそれぞれ加えられ、出力端子６に信号Ｍ−３
が現われる。

第３図は３入力デイジタル信号Ａ〜Ｃを混合す
る場合の実施例のブロツク線図であり、１０ａ，
１０ｂはそれぞれ第１図に示す基本構成の利得調
整回路である。入力デイジタル信号Ａ，Ｂについ
ては前述の実施例と同様にして信号ｎに従つた混
合出力信号Ｍが利得調整回路１０ａによつて得ら
れ、この信号Ｍと入力デイジタル信号Ｃとが利得
調整回路１０ｂに加えられ、信号n′に従つて混合
されて信号M′が出力される。

第４図は４入力デイジタル信号Ａ〜Ｄを混合す
る場合の実施例のブロツク線図であり、第３図に
示す構成に利得調整回路１０ｃが縦続接続され、
この利得調整回路１０ｃに於いて利得調整回路１
０ｂの出力信号M′と入力デイジタル信号Ｄとが
信号n″に従つて混合され、出力信号M″が得られ
る。又第５図は第４図に示す実施例と同様に４入
力デイジタル信号を混合する場合の実施例を示
し、入力デイジタル信号Ａ，Ｂと入力デイジタル
信号Ｃ，Ｄとをそれぞれ利得調整回路２０ａ，２
０ｂに加え、それぞれ信号ｎ，n′に従つて混合
し、それぞれの出力信号を利得調整回路２０ｃに
加えて信号n″に従つて混合し、出力信号M″が得
られるものである。

前述の如く入力デイジタル信号数より１つ少な
い数の利得調整回路を設けることにより、任意数
の入力デイジタル信号を任意の比率で混合するこ
とができる。

第６図は第１図の更に詳細なブロツク線図を示
し、第１図と同一符号は同一部分を示す。又Ｌ１
〜Ｌ１２はラツチ回路、L′は１ビツト用ラツチ回
路、２ａ，２ｂは乗算器、Ｇ１〜Ｇ５はゲート回
路、FFはクロツクCLKを1/2に分周する為のフ
リツプフロツプ、８は８ビツト並列の信号、（Ｓ
＋７）はサインビツトと７ビツトとの並列の信
号、１は１ビツトを示す。ゲート回路Ｇ４は入力
端子７に加えられる係数ｎが１の場合、即ちラツ
チ回路Ｌ３から出力される信号が８ビツトとも全
て“１”の場合は、その出力信号を“１”とする
ものであり、ゲート回路Ｇ５は係数ｎが０の場
合、即ちラツチ回路Ｌ３の出力信号が８ビツトと
も全て“０”の場合は、その出力信号を“１”と
するものである。また、ゲートＧ１〜Ｇ３は、ゲ
ート回路Ｇ４の出力信号が“１”の場合は入力デ
イジタル信号Ａの最下位ビツト（LSB）を１ビツ
ト用ラツチ回路L′に加え、ゲート回路５の出力信
号が“１”の場合は入力デイジタル信号Ｂの最下
位ビツトを１ビツト用ラツチ回路L′に加える切換
え回路を構成するものである。また、１ビツト用
ラツチ回路L′にラツチされた入力デイジタル信号
Ａ或いは入力デイジタル信号Ｂの最下位ビツトは
ラツチ回路Ｌ１２に加えられ、ラツチ回路Ｌ１２
は加算器３から加えられる７ビツト構成の信号に
１ビツト用ラツチ回路L′の出力を付加した８ビツ
ト構成の信号（１ビツト用ラツチ回路L′の出力が
最下位ビツトとなる）を出力するものである。

ここで、ゲート回路Ｇ１〜Ｇ５を設けたのは次
の理由からである。即ち、入力端子７から加えら
れる係数ｎが１の場合は入力デイジタル信号Ａが
そのまま出力端子６より出力され、係数ｎが０の
場合は入力デイジタル信号Ｂがそのまま出力端子
６より出力される必要があるが、減算器１の出力
信号はサインビツトを含むため７ビツトの精度に
なり、またこれに伴つて加算器３の出力の精度も
７ビツトとなつてしまう。そこで、係数ｎが１或
いは０であり、入力デイジタル信号Ａ，Ｂをその
まま出力する必要がある場合は、ラツチ回路Ｌ１
２で入力デイジタル信号Ａ，Ｂの最下位ビツトを
加算器３の出力信号に付加し、入力デイジタル信
号Ａ，Ｂをそのままの精度で出力できるようにし
たものである。尚、係数ｎが１或いは０でない場
合は、ラツチ回路Ｌ１２の出力の精度は７ビツト
（但し、ビツト構成は８ビツト）となるが、実用
上は何等問題のないものである。即ち、入力デイ
ジタル信号Ａ，Ｂがデイジタル映像信号であると
すると、係数ｎが１或いは０でない場合は、デイ
ゾルブ効果、フエード効果等が施された画面が表
示されることになるので、精度が７ビツトであつ
ても観者に何等違和感を与えることはない。これ
に対して、係数ｎが１或いは０の場合はデイジタ
ル信号Ａ或いはデイジタル信号Ｂ対応の画面を表
示することが必要となるので、精度が７ビツトの
信号を用いて画面の表示を行なつたのでは観者に
違和感を与えることになり、従つて係数が１或い
は０の場合は本実施例のようにゲート回路Ｇ１〜
Ｇ５を用いて出力信号を精度を８ビツトにするこ
とが望ましい。

クロツクCLKを14.3MHzとすると、減算器１及
び加算器３の演算時間は70nsec以下であるか
ら、ラツチ回路Ｌ１，Ｌ２にラツチされた入力デ
イジタル信号Ａ，Ｂが減算器１に於いて（Ａ−
Ｂ）の演算後、ラツチ回路Ｌ４又はＬ５にラツチ
されるまでは１クロツクの70nsecであり、又乗
算器２ａ，２ｂの演算時間が140nsecであるとす
ると、これらの乗算器２ａ，２ｂは交互に動作し
て、ラツチ回路Ｌ１１に乗算結果がラツチされる
まで140nsecとなるが、交互に動作するものであ
るから実効的には70nsecで動作し、加算器３に
於いてはラツチ回路Ｌ８，Ｌ１１のラツチ内容の
加算が行なわれてラツチ回路Ｌ１２にラツチされ
るまでの加算動作も70neecで済むことになる。
前述の乗算器２ａ，２ｂが70nsec以内の演算速
度のものであれば１個の乗算器で済むことにな
る。

第７図は前述の実施例の利得調整回路を１次巡
回形デイジタルフイルタに付加し、カラーテレビ
ジヨン信号の信号対雑音比を改善する為のデイジ
タルノイズレデユーサの一部を構成する実施例の
ブロツク線図である。同図に於いて、３０は利得
調整回路、３１は１フレーム前の映像信号と現在
の映像信号との差を求めて映像の動きを検出する
動き検出回路、３２は動き検出回路３１の検出出
力からデイジタルフイルタの特性に適合する係数
ｎを発生する変換テーブル、３３は１フレーム記
憶回路、３４はNTSC複合信号から輝度信号と色
度信号とを分離するコムフイルタ及び色度信号の
極性を反転するクロマインバータ、３５はデイジ
タル映像信号の入力端子、３７は出力端子であ
る。

入力端子３５，３６に加えられた信号Ａと１フ
レーム前の信号Ｂとが利得調整回路３０によつて
変換テーブル３２からの係数ｎの割合で混合さ
れ、ｎ（Ａ−Ｂ）＋Ｂの信号Ｍとして出力端子３
７に現われ、又この信号Ｍは１フレーム記憶回路
３３に加えられる。この１フレーム記憶信号３３
は１次巡回形フイルタの遅延記憶部に相当し、１
フレーム前の画素と現在の画素との正確な重ね合
せを可能とし、それによつて利得調整及び動き検
出を可能とするものである。又コムフイルタ及び
クロマインバータ３４は、NTSC信号の副搬送波
の位相が２フレーム毎に合う関係であるが、１フ
レーム記憶回路３３は１フレーム分の信号を記憶
するだけであるので、色度成分を分離して極性反
転し、再び輝度信号に混合する作用を行なうもの
である。

変換テーブル３２からの係数ｎがｎ＝１の時
は、１フレーム前の画素と現在の画素とが全く異
なる場合で、Ｍ＝Ａとなつて入力端子３５の信号
Ａがそのまま出力される。又ｎ＝０の時は、１フ
レーム前の画素と現在の画素とが全く同じ場合
で、Ｍ＝Ｂとなつて１フレーム前の信号Ｂが出力
される。実際には0.05＜ｎ＜0.95の範囲の係数ｎ
が使用され、各画素が平均化されてランダム雑音
等が除去される。

以上説明したように、本考案は、複数の入力デ
イジタル信号を、混合比の和が１となるように混
合する場合、減算器１と乗算器２と加算器３とに
より構成して、所要の混合比ｎでもつて高速で混
合することができ、例えばデイゾルブ効果、フエ
ード効果、キーイング効果等種々のテレビジヨン
画面の効果を与える映像スイツチヤー等に適用す
ることができる。

【図面の簡単な説明】

第１図は本考案の一実施例のブロツク線図、第
２図はアナログ波形に変換して示す動作説明図、
第３図、第４図及び第５図は、３入力及び４入力
デイジタル信号の場合のそれぞれ異なる実施例の
ブロツク線図、第６図は第１図の更に詳細なブロ
ツク線図、第７図はデイジタルノイズレデユーサ
に適用した実施例のブロツク線図である。 １は減算器、２は乗算器、３は加算器、４，５
は入力端子、６は出力端子、７は係数ｎの入力端
子である。

Claims (1)

【実用新案登録請求の範囲】
1. 複数の入力デイジタル信号の混合比の和が常に
   １になるように混合する回路に於いて、一方の入
   力デイジタル信号と他方の入力デイジタル信号と
   の差を求める減算器と、該減算器の出力と定数と
   を符号付２進演算で乗算する乗算器と、該乗算器
   の出力と前記他方の入力デイジタル信号との和を
   求める加算器とを備えたことを特徴とするデイジ
   タル信号利得調整回路。