JP2548766B2 - デジタルビデオ信号用コンパンダ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はサンプリング周波数がクロミナンス副搬送波
周波数にロックされるようなデジタルビデオ信号用のデ
ータコンパンダに関する。

［従来の技術と解決すべき課題］ このようなデータコンパンダは、例えば画像がちらつ
かないように１つのフイールドあるいは１つのフレーム
期間にビデオ信号を一時的に記憶させなければならない
場合に必要である。今日のテレビジョン信号は常にテキ
スト（テレテキスト）に加えて垂直線を含んでいるた
め、送信された信号内で、例えば１つ上に配置された画
像要素が垂直に再生されること、すなわち例えば文字の
垂直線の画像要素が左あるいは右にゆらめかず、垂直線
全体が線表示線として置き換えられるようにすること
が、絶対に必要である。

サンプリング周波数がクロミナンス副搬送波周波数に
ロックされているデジタルビデオ信号の処理では、例え
ばアナログビデオ信号をクロミナンス副搬送波周波数の
４倍でサンプリングし、又これらの信号をアナログから
デジタルに変換することによって、色復調を非常に簡単
な方法で行うことができるという利点が生まれる。しか
しこのようなデジタルビデオ信号がクロミナンス副搬送
波にロックされても、垂直線が常に望ましく垂直再生さ
れるとは限らない。

デジタルビデオ信号を再生させもよう１つの別の方法
は、水平線周波数にロックされたサンプリングパターン
を基本にしてビデオ信号をデジタル化させることであ
る。ラインロックビデオ信号によって、垂直線は常に垂
直線として再生される。

送信されたビデオ信号を受信する間、通常色副搬送波
の周期によって、サンプリングパターンが色副搬送波に
ロックされた状態であっても、垂直線の垂直再生が確保
されるが、今日のテレビ受像機は又非標準ビデオ信号あ
るいは雑音のあるビデオ信号も処理できなくてはならな
い。

［課題解決のための手段］ 本発明によって、垂直方向に１つ上にある画像要素
は、ビデオ信号を一時的に記憶させるためにバッファか
ら読み取る間、ちらつきのない画像の生成に不可欠な望
ましい垂直配置ができるように、このような形態で記憶
される。従ってたとえ雑音のあるあるいは非標準形式の
ビデオ信号がある場合でも、アナログビデオ信号の種類
及び質と関係なく、バッファの出力信号がラインロック
されたサンプリングパターンに関連するデジタル信号と
なるように、互に垂直に配置された画像要素のみがバッ
ファに記憶される。次にこれらのデジタル信号はクロミ
ナンス副搬送波にロックされるサンプリングパターンに
関連するデジタル信号に変換される。

［実施例］ 第１図には第２図ないし第７図に示されたサブ回路及
びその他の回路がどのように協働するかが示されてい
る。サブ回路は信号の流れる方向に直列に結合してい
る。すなわちデジタルビデオ信号vsの入力にはロックモ
ード変換フイルタk1、（a/b）デシメーションフイルタd
f（ａ、ｂは整数であり、ａはｂより小さい）、第１の
ピーキングフイルタp1,ラインロックされた信号が用い
られる回路uc（以下“ユーテイライゼーション回路”と
いう）、（b/a）挿間フイルタip、ロックモード反転フ
イルタk2及び出力から圧伸されたビデオ信号vs′を与え
る第２のピーキングフイルタp2が続く。

ユーテイライゼーション回路ucは、上記のバッファ
と、バッファの入力端の冗長減少データ減少回路や出力
端の関連する冗長回復データ拡大回路のような、バッフ
ァを効率的に動作させるために必要な補助回路を備える
ことができる。このような補助回路は通常の差動パルス
符号変調器及び復調器によって構成することができる。

第１図には又、エラー信号fsを生成する偏差計測回路
msが概略的に示されている。この計測回路は、例えばど
のようなテレビ受像機においてもその一部である水平及
び垂直偏向信号を発生するために必要な同期回路か、あ
るいはそれと機能的に関連する回路である。すなわちど
のような場合でも、この計測回路からは、望ましくは５
ビット信号であり純粋の２進コードであるｎビットエラ
ー信号fsが与えられる。この信号はサンプリングパター
ンからの１ラインのビデオ信号の偏差時間に比例し、こ
の偏差はサンプリング周期1/tの一部分である計測され
る。例えばエラー信号fsは、位相コンパレータ段の出力
での上記の同期回路中にあるフイルタから来る。このコ
ンパレータは水平偏向発振器の周波数と受信された水平
同期パルスの周波数とを比較する。エラー信号fsは以下
に説明する方法で、ロックモード変換フイルタk1とロッ
クモード反転フイルタk2に送られる。

第２図にはロックモード変換フイルタk1とロックモー
ド反転フイルタk2の望ましい実施例が示されている。第
３図ないし第６図と同様に、通常のデジタルフイルタ回
路ダイヤグラムとして示されており、基本的な要素、す
なわち遅延エレメント、加算器、減算器及び乗算器が対
応する符号によって示されており、簡単な結合ラインに
よって結合されているが、デジタルフイルタの専門家に
は、これらの結合ラインが実際にはバス、すなわち並列
のデジタルデータが望ましくクロックされた形で伝送さ
れるコンダクタのグループであることがわかる。

第２図ないし第６図の説明では説明を簡単にするため
に、特許請求の範囲とは異なり、同様な部材は対応する
序数によって区別はされていないが、個々の回路を参照
符号で区別し、この参照符号の数が特許請求の範囲の各
々の序数に対応している。

第２図に示された実施例においては、ロックモード変
換フイルタk1（同じくロックモード反転フイルタk2）が
遅延エレメントv1,v2,v3、加算器a1,a2,a3,a4、減算器s
1,s2、定数乗算器km1,km2、乗算器m1及び切り換えスイ
ッチu1から構成されている。３個の遅延エレメントv1…
v3は直列に結合され、第１の遅延エレメントv1の入力に
は、上記のように色副搬送ロックサンプリングシステム
に関連するデジタルビデオ信号vsが供給される。これら
の遅延エレメントの各々によって与えられる遅延d1,d2,
d3は、与えられた時間でビデオ信号vsの３つの連続した
データワードが各遅延エレメントの出力で同時に有効で
あるように、サンプリング周期1/tに等しい。

加算器a1の第１の入力は遅延エレメントv1の入力に結
合しているためビデオ信号vsが与えられ、一方この加算
器の第２の入力は遅延エレメントv3の出力に結合してい
る。

加算器a2の２つの入力はそれぞれ遅延エレメントv2の
入力と出力に結合し、切換スイッチu1の第１及び第２の
入力e1,e2も又この２つの回路点に結合している。

減算器s1の被減数入力は加算器a1の出力に結合し、減
数入力は加算器a2の出力に結合している。従って減算器
s1の出力からは加算器a1,a2の出力間の差が与えられ
る。定数乗算器km1は十進数の2^-3＋2^-4に等しいデジタ
ルワードによってこの出力信号を乗算する。このデジタ
ルワードが純粋な２進コードにある場合は、以下に説明
する他の乗算と同様に、この乗算は当該分野の技術者に
よく知られているようにシフトによって簡単な回路で実
行される。

加算器a2の出力及び定数乗算器km1の出力は各々加算
器a3の入力の１つに結合しており、この加算器a3の出力
は、十数進2^-1と等しいデジタルワードによって乗算さ
れる定数乗算器km2を介して減算器s2の被減数入力に結
合している。減算器s2の減数入力は切換スイッチu1の出
力に結合し、切換スイッチu1は又加算器a4の２つの入力
の内の１つの結合している。加算器a4の他の入力は乗算
器m1の出力から与えられる。乗算器m1の一方の入力は減
算器s2の出力に結合し、他方の入力には下記のようにエ
ラー信号fsが与えられる。ｎ−１個の桁を右にシフトす
ることによって、小数点以下のｎ−１デジットの２進小
数は、十進数の2^n-1＋１から2ⁿ−１に割り当てられた２
進小数が、2^n-1に関して十数進の2^n-1−１から０に割り
当てられた２進小数に等しい鏡対称となるように形成さ
れる。例えばｎ＝５ならば、エラー信号は５デジットと
なり十進数の数値範囲が０から31をカバーする。これら
の整数の各々に属する２進数は、例えば２進数01010
（十進数では10）が２進数0.1010（十進数では0.625）
に変換されるように、左に４桁シフトされる。

第２図に示された実施例では、５デジットバイナリワ
ードは小数点以下４デジットの２進小数に変換されて、
５番目のデジットは小数点以上のデジットとして０とな
るだけなので、選択された２進小数0.1010も又十進数で
22の２進数に属するように、値2⁴（十進数では16）にお
ける鏡像が与えられる。

切り換えスイッチu1の２つの入力e1,e2の間を切り換
えるために、このスイッチにはコントロール信号ss1が
与えられる。ラインのビデオ信号vsがサンプリング周期
の第１の半分にあるサンプリングパターンから偏差があ
るならば、コントロール信号ss1によって第１の入力e1
が出力に結合される。サンプリング周期の第２の半分に
偏差があるならば、第２の入力e2が出力に結合される。
エラー信号fsはサンプリング周期内のこの偏差を計測し
たものである。従ってこの偏差は、５デジットエラー信
号fsによってサンプリング周期の32の等距離の部分で計
測される。

第３図にはａ＝２、ｂ＝３の場合の（a/b）デシメー
ションフイルタdfの望ましい実施例が示されており、遅
延エレメントv4,v5,v6、加算器a5,a6,a7、定数乗算器km
3,km4,km5及び切換スイッチu2から構成されている。

直列に結合された遅延エレメントv4,v5の各々によっ
て与えられる遅延d4,d5は又サンプリング周期1/tと等し
い。十進数の−２に等しいデジタルワードによって乗算
する定数乗算器km³は、遅延エレメントv4の出力に結合
している。この出力は加算器a5の３つの入力の内の１つ
に結合している。この加算器a5の他の２つの入力は、各
々遅延エレメントv4の入力と遅延エレメントv5の出力に
結合している。加算器a5の出力は定数乗算器km4に結合
され、十進数2^-3＋2^-6に等しいデジタルワードによって
乗算されて加算器a6の入力の一方に供給される。加算器
a6の他方の入力は遅延エレメントv4の出力に結合してい
る。

このフイルタの入力、すなわち第２図に示されたロッ
クモード変換フイルタk1の出力は遅延エレメントv4の入
力と、サンプリング周期1/tに等しい遅延d6を与える遅
延エレメントv6の入力と、及び加算器a7の２つの入力の
内の１つに結合しており、加算器a7の別の入力は遅延エ
レメントv6の出力に結合している。加算器a7の出力は、
十進数2^-1に等しいデジタルワードによって乗算する定
数乗算器km5を通って切換スイッチu2の第２の入力e2に
結合している。この切換スイッチu2のコントロール信号
ss2は、周波数がサンプリング周波数ｔの３分の１に等
しい方形波信号（マーク／スペース比1:1）である。

第４図には第１のピーキングフイルタp1の望ましい実
施例が示されている。このフイルタp1は遅延エレメント
v7,v8、定数乗算器km6,km7,km8,加算器a8,a9、乗算器m
2、リミッタbgから構成されている。遅延エレメントv7,
v8は直列に結合しており、これら遅延エレメントの各々
からはサンプリング周期の2/3、すなわち2/（3t）に等
しい遅延d7,d8が与えられる。このフイルタp1の入力
は、遅延エレメントv7の入力と十進数−１に等しいデジ
タルワードよって乗算する定数乗算器km6の入力に結合
している。十進数の２に等しいデジタルワードによって
乗算する定数乗算器km7の入力は、遅延エレメントv7の
出力に結合し、十進数−１に等しいデジタルワードによ
って乗算する定数乗算器km8の入力は遅延エレメントv8
の出力に結合している。

加算器a8の３つの入力はそれぞれ定数乗算器km6,km7,
km8の出力に結合している。加算器a8の出力は乗算器m2
を通して加算器a9の２つの入力の１つに結合しており、
加算器a9のもう１つの入力は遅延エレメントv7の出力に
結合し、出力はビット数リミッタbgを通ってこのフィル
タから出力され、ユーテイライゼーション回路ucに送ら
れる。

乗算器m2の第２の入力には、以下の表に従った５デジ
ットエラー信号から形成される訂正信号ksが与えられ
る。この表では理解しやすいように、２進数が対応する
十進数に置き換えられている。

fs 2⁷ks 1,31 24 2,30 25 3,29 27 4,28 29 5,27 32 6,26 34 7,25 36 8,24 40 9,23 43 10,22 47 11,21 50 12,20 51 13,19 53 14,18 55 15,16,17 58 従って、乗算器m2は、常に１より小さい数、例えば34
/2⁷＝34/128のような数によって加算器a8の出力信号を
乗算する。

第５図にははこれも又ａ＝２、ｂ＝３の（b/a）挿間
フイルタ（挿間はinterpolationすなわち挿間の意）ip
の望ましい実施例が示されている。このフイルタは３つ
の直列したサブネットワークtf1,tf2,tf3と入力が３つ
ある切換スイッチu3から構成される。サブネットワーク
tf1の一般的な構成は、切換スイッチu2、遅延エレメン
トv6、加算器a7及び定数乗算器km5を具備していないこ
とを除いては、第３図に示された（2/3）デシメーショ
ンフイルタdfと同じであるため、サブネットワークtf1
には、第３図に示された参照符号が用いられている。し
かし第３図に示された構成と基本的に異なる点は、第４
の定数乗算器km4′が十進数の2^-3＋2^-5＋2^-6＋2^-8に等
しいデジタルワードによって乗算することである。遅延
エレメントv4′,v5′の各々の遅延d4′,d5′はサンプリ
ング周期の2/3に等しく、それはサブネットワークtf2,t
f3の他の遅延エレメントv9,v10,v9′,v10′によって与
えられる遅延d9,d10,d9′,d10′にも適用される。従っ
て第３図を説明することでサブネットワークtf1の個々
のサブ回路の接続の説明がすんでいるため、繰り返しを
避けるためにこれ以上は説明しない。

フイルタサブネットワークtf2,tf3の構成は第４図に
示された第１のピーキングフイルタと同じであり、リミ
ッタbgがない点においてのみ異なる。しかし第４図に示
された乗算器m2は定数乗算器km12,km12′と置き換えら
れ、また定数乗算器km9,km10,km11,km9′,km10′,km1
1′に与えられるデジタルワードは第４図に示されたも
のとは異なる十進数と等しい。

第４図に示された定数乗算器km7に対応する定数乗算
器km10,km10′には十進数の−２に等しいデジタルワー
ドが与えられる。定数乗算器km9,km11′は十進数の１＋
2^-1＋2^-2に等しいデジタルワードによって乗算し、一方
定数乗算器km9′,km11は十進数の１−2^-1−2^-2に等しい
デジタルワードによって乗算する。定数乗算器km12,km1
2′は十進数の2^-3＋2^-4＋2^-5に等しいデジタルワードに
よって乗算する。

２つのフイルタサブネットワークtf2,tf3の接続は第
４図の説明と同様に行われ、第４図と第５図を比較する
ことでそれぞれの対応は十分に明らかであり、定数乗算
器km6は定数乗算器km9,km9′に対応する。

切換スイッチu3の第１の入力e1はサブネットワークtf
2の加算器a11の出力に結合し、第２の入力e2はサブネッ
トワークtf1の加算器a6′の出力に、又入力e3はサブネ
ットワークtf3の加算器a11の出力に結合する。切換スイ
ッチu3に与えられるコントロール信号ss3の周波数はサ
ンプリング周波数に等しく、マーク／スペース比が1:1
である。このコントロール信号ss3によって切換スイッ
チは、e1−ａからe3−a,e2−ａからe1−ａへの切換を除
いては任意の入力／出力結合、すなわちe1−a,e2−a,a3
−ａから次の入力／出力結合へ変換される。

第６図には第２のピーキングフイルタp2の望ましい実
施例が示されている。この実施例の構成は第４図に示さ
れたピーキングフイルタp1と重要な相異点はないため、
第４図の参照符号を用いている。第１の異なっている点
は遅延エレメントv7′,v8′の各々によって与えられる
遅延d7′,d8′がサンプリング周期1/tに等しいことであ
る。第２の相異点は、第４図に示されている乗算器m2に
与えられた訂正信号ksとは異なる訂正信号ks′が乗算器
m2′に与えられていることである。この訂正信号ks′は
以下のように定義される。

fs 2⁷ks′ 0 39 1,31 41 2,30 43 3,29 45 4,28 47 5,27 49 6,26 51 7,25 54 8,24 57 9,23 60 10,22 64 11,21 67 12,20 71 13,19 74 14,18 78 15,17 82 16, 86 従ってエラー信号fsの値8,24においては、訂正信号k
s′の十進数の値は57/2⁷＝57/128となる。第６図に示さ
れた第２のピーキングフイルタの個々の部分の接続は第
３図の説明によって説明される。

本発明の望ましい実現にあたっては、サンプリング周
波数はクロミナンス副搬送波周波数の４倍に等しい。従
ってPAL標準の場合はサンプリング周波数の2/3は11.82M
Hzであり、サンプリング周波数は17.74MHzである。第１
図ではこれらの周波数が変換されてはじめて生じるサブ
回路の出力に挿入されている。

【図面の簡単な説明】

第１図は第２図ないし第６図がどのように相互に結合し
ているかを概略的に示す図である。第２図は本発明に用
いられるロックモード変換フイルタの実施例を表す。第
３図は本発明に用いられる（a/b）デシメーションフイ
ルタの実施例を示す。第４図は本発明に用いられる第１
のピーキングフイルタの実施例を表す。第５図は本発明
に用いられる（b/a）挿間フイルタの実施例を表す。第
６図は本発明に用いられる第２のピーキングフイルタの
実施例を表す。 k1,k2……ロックモード変換フイルタ、df……デシメー
ションフイルタ、p1,p2……ピーキングフイルタ、uc…
…ユーテイライゼーション回路、ip……書き込みフイル
タ、ms……偏差計測回路、fs……エラー信号、a1,a2,a
3,a4……加算器、m1,m2,m3……乗算器、km1,km2……定
数乗算器、u1,u2,u3……切り換えスイッチ、v1,v2,v3…
…遅延要素、vs……デジタルビデオ信号、s1,s2……減
算器、ss……コントロール信号。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】サンプリング周波数（ｔ）がクロミナンス
   副搬送波周波数にロックされているデジタルビデオ信号
   （VS）用のデータコンパンダにおいて、 クロミナンス副搬送波でのビデオ信号のロックを、ライ
   ン周波数にロックされたクロック周波数をもつ信号に変
   換させるロックモード変換フィルタ（k1）と、 ａ、ｂが整数であり、ａがｂよりも小さい（a/b）デシ
   メーションフィルタ（d_f）と、 第１のピーキングフィルタと、 ラインロックされた信号用のユーテイライゼーション回
   路（uc）と、 （b/a）挿間フィルタ（ip）と、 信号のラインロックをクロミナンス副搬送波周波数のロ
   ックに変換させるロックモード反転フィルタ（k2）と、 出力からは圧伸されたビデオ信号が与えられる第２のピ
   ーキングフイルタ（p2）とが直列に結合されていること
   を特徴とするデータコンパンダ。
2. 【請求項２】直列に結合し、各々がサンプリング周期に
   等しい遅延を与える第１、第２及び第３の遅延エレメン
   トと、 第１及び第２の入力が、それぞれ第１の遅延エレメント
   の入力と第３の遅延エレメントの出力に結合している第
   １の加算器と、 第１の入力が第２の遅延エレメントの入力に、又第２の
   入力が第２の遅延エレメントの出力に結合している第２
   の加算器および第１の切換スイッチと、 被減数及び減数入力がそれぞれ第１の加算器の出力と第
   ２の加算器の出力に結合している第１の減算器と、 入力が第１の減算器の出力に結合しており、十進数の2
   ^-3＋2^-4に等しいデジタルワードによって乗算する第１
   の定数乗算器と、 第１及び第２の入力が、それぞれ第１の定数乗算器の出
   力と第２の加算器の出力に結合している第３の加算器
   と、 第３の加算器の出力に後続し、十進数の2^-1に等しいデ
   ジタルワードによって乗算する第２の定数乗算器と、 被減数及び減数入力がそれぞれ第２の定数乗算器の出力
   と第１の切換スイッチの出力に結合している第２の減算
   器と、 第１の入力が第２の減算器の出力に結合している第１の
   乗算器と、 第１及び第２の入力がそれぞれ第１の切換スイッチの出
   力及び第１の乗算器の出力に結合し、又出力がこのフィ
   ルタの出力になっている第４の加算器とから成り、 ラインのビデオ信号がサンプリング周期の第１の半分に
   おけるサンプリングパターンから偏差を生じる場合に
   は、第１の切換スイッチの第１の入力がコントロール信
   号によって第１の切換スイッチの出力に結合され、一方
   第１の切換スイッチの第２の入力は、サンプリング周期
   の第２の半分で偏差が生じた場合にこのスイッチの出力
   に結合され、 第１の乗算器の第２の入力には、サンプリング周期の一
   部分で計測されるサンプリングパターンからのラインの
   ビデオ信号の時間偏差に比例するｎデジット、望ましく
   は５デジットの純枠２進エラー信号が与えられて、ｎ−
   １個の場所を右にシフトさせることによって、小数点の
   後ろのｎ−１デジットの２進小数が得られ、十進数2^n-1
   ＋１から2ⁿ−１に割り当てられた２進小数が2^n-1に関し
   て十進数2^n-1−１から０の小数に割り当てられた２進小
   数に鏡対称状に等しくなっている特許請求の範囲第１項
   に記載のコンパンダ用のロックモード変換フィルタ及び
   ロックモード反転フィルタ。
3. 【請求項３】直列に結合し、各々がサンプリング周期に
   等しい遅延を与える第４の遅延エレメント及び第５の遅
   延エレメントと、 入力が第４の遅延エレメントの出力と結合し、十進数の
   −２に等しいデジタルワードによって乗算する第３の定
   数乗算器と、 第１の入力が第４の遅延エレメントの入力に結合し、第
   ２の入力は第５の遅延エレメントの出力に結合し、又第
   ３の入力は第３の定数乗算器の出力に結合している第５
   の加算器と、 入力が第５の加算器の出力に結合し、十進数の2^-3＋2^-6
   に等しいデジタルワードによって乗算する第４の定数乗
   算器と、 第１及び第２の入力がそれぞれ第４の遅延エレメントと
   第４の定数乗算器の出力に結合している第６の加算器
   と、 サンプリング周期と等しい遅延を与え、入力が第４の遅
   延エレメントの入力に結合している第６の遅延エレメン
   トと、 第１及び第２の入力がそれぞれ第４の遅延エレメントの
   入力と第６の遅延エレメントの出力に結合している第７
   の加算器と、 第７の加算器に後続し、十数数の2^-1と等しいデジタル
   ワードによって乗算する第５の定数乗算器と、 第１及び第２の入力がそれぞれ第６の加算器と第５の定
   数乗算器の出力に結合し、出力がデシメーションフイル
   タの出力である第２の切換スイッチとを具備し、 第２の切換スイッチのためのコントロール信号が、周波
   数がサンプリング周波数の３分の１と等しい方形波（マ
   ーク／スペース比が1:1）であることを特徴とするａ＝
   ２、ｂ＝３として特許請求の範囲第１項あるいは第２項
   に記載のコンパンダ用の（a/b）デシメーションフィル
   タ。
4. 【請求項４】直列に結合し、各々が第１のピーキングフ
   ィルタの場合にはサンプリング周期の2/3と等しく、又
   第２のピーキングフィルタの場合にはサンプリング周期
   に等しい遅延を与える第７及び第８の遅延エレメント
   と、 入力が第７の遅延エレメントの入力と結合する第６の定
   数乗算器と、 入力が第７の遅延エレメントの出力に結合し、十進数２
   に等しいデジタルワードによって乗算する第７の定数乗
   算器と、 入力が第８の遅延エレメントの出力に結合し、第６の定
   数乗算器と同様に十進数の−１に等しいデジタルワード
   によって乗算する第８の定数乗算器と、 第１の入力が第６の定数乗算器の出力に結合し、第２の
   入力が第７の定数乗算器の出力に結合し、又第３の入力
   は第８の定数乗算器の出力に結合する第８の加算器と、 第１の入力が第８の加算器の出力に結合する第２の乗算
   器と、 第１及び第２の入力が第２の乗算器の出力と第７の遅延
   エレメントの出力とに結合している第９の加算器と、 第９の加算器の出力とピーキングフィルタの出力の間に
   挾入されたデジット数リミットとを具備し、 第１のピーキングフィルタの第２の乗算器の第２の入力
   には次の表に従った５デジットエラー信号から形成され
   た訂正信号が与えられ（表では対応する２進数の変わり
   に十進数が与えられている） fs 2⁷ks 1,31 24 2,30 25 3,29 27 4,28 29 5,27 32 6,26 34 7,25 36 8,24 40 9,23 43 10,22 47 11,21 50 12,20 51 13,19 53 14,18 55 15,16,17 58 第２のピーキングフイルタの第２の乗算器の第２の入
   力には以下の表に従って形成された第２の訂正信号が与
   えられる（対応する２進数の代わりに十進数が与えられ
   ている）ことを特徴とする第１のピーキングフイルタ及
   び第２のピーキングフイルタを備えた特許請求の範囲第
   １項ないし第３項の内いずれか１つに記載のコンパンダ
   用の第１、第２のピーキングフイルタ。 fs 2⁷ks 0 39 1,31 41 2,30 43 3,29 45 4,28 47 5,27 49 6,26 51 7,25 54 8,24 57 9,23 60 10,22 64 11,21 67 12,20 71 13,19 74 14,18 78 15,17 82 16, 86
5. 【請求項５】第１のフイルタサブネットワーク、第２の
   フイルタサブネットワーク及び第３のフイルタサブネッ
   トワークの並列配置を具備し、第１のフイルタサブネッ
   トワークは、第２の切換スイッチ、第５の遅延エレメン
   ト、第７の加算器、第５の定数乗算器を備えていないこ
   とを除いては前記（2/3）デシメーションフイルタと構
   成が同じであり、第４の定数乗算器は十進数の2^-3＋2^-5
   ＋2^-6＋2^-8と等しいデジタルワードによって乗算し、第
   ４及び第５の遅延エレメントの各遅延はサンプリング周
   期の2/3に等しく、第２及び第３のフイルタサブネット
   ワークは構成が同じで、かつ、 各々サンプリング周期の2/3と等しい遅延を与え直列に
   結合している第９の遅延エレメント及び第10の遅延エレ
   メントと、 第１の入力が第９の遅延エレメントの入力に結合してい
   る第９の定数乗算器と、 入力が第９の遅延エレメントの出力と結合し十進数の−
   ２と等しいデジタルワードによって乗算する第10の定数
   乗算器と、 入力が第10の遅延エレメントの出力と結合する第11の定
   数乗算器と、 第１の入力が第９の定数乗算器の出力と結合し、第２の
   入力は第10図の定数乗算器と結合し、第３の入力は第11
   の定数乗算器と結合している第10の加算器と、 入力が第10の加算器の出力と結合し、十進数の2^-3＋2^-4
   ＋2^-5と等しいデジタルワードによって乗算する第12の
   定数乗算器と、 第１及び第２の入力がそれぞれ第12の定数乗算器の出力
   と第９の遅延エレメントの出力に結合し、出力はフイル
   タサブネットワークの出力である第11の加算器とをそれ
   ぞれ具備しており、 第２のフイルタサブネットワークの第９の定数乗算器と
   第３のフイルタサブネットワークの第11の定数乗算器は
   十進数１＋2^-1＋2^-2と等しいデジタルワードによって乗
   算し、 第３のフイルタサブネットワークの第９の定数乗算器と
   第２のフイルタサブネットワークの第11の定数乗算器は
   十進数の１−2^-1−2^-2と等しいデジタルワードによって
   乗算し、 さらに３個の入力を有し、その第１の入力が第２のフイ
   ルタサブネットワークの出力に結合され、第２の入力が
   第１のフイルタサブネットワークの出力に結合され、第
   ３入力が第３のフイルタサブネットワークの出力に結合
   されている第３の切換スイッチを具備し、そのコントロ
   ール入力が、周波数がサンプリング周波数に等しくマー
   ク／スペース比1:1であり１つの結合を除いて任意の入
   力／出力結合から次の入力／出力結合に変換するコント
   ロール信号を与えられることを特徴とする特許請求の範
   囲第１項ないし第４項の内いずれか１つに記載のコンパ
   ンダ用のａ＝２、ｂ＝３とした（b/a）挿間フイルタ。
6. 【請求項６】サンプリング周波数がテレビジョン標準方
   式のクロミナンス副搬送波の４倍と等しい特許請求の範
   囲第１項ないし第５項の内いずれか１に記載のコンパン
   ダ。