JPS63234693A - デジタルビデオ信号用コンパンダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はサンプリング周波数が色副搬送波周波数にロッ
クさｎるｉうなデジタルビデオ信号用のデータコンパン
ダに関する。

［従来の技術と解決すべき課゛題］ このようなデータコンパンダは、例えば画像がちらつか
ないように１つのフィール□ドあるいは１つのフレーム
期間にビデオ信号を一時的に記憶させなければならない
場合に必要である。今日のテレビジ薯ン信号は常にテ牛
スト（テレテキスト）に加えて垂直線を含んでいるため
、送信さｉた信号内で、例えば１つ上に゛配置された画
像要素が垂直に再生されること、すなわち例えば文字の
垂直線の画像要素が左ある仏は右′にゆら込がず、垂直
縁全体が線表示線として置き換えられるようにすること
が、絶対に必要である。

サンプリング周波数が色副搬送゛波周波数にロックされ
てａるデジタルビデオ信号の処理では、例えばアナログ
ビデオ信号を色副搬送波周波数の４倍でサンプリングし
、又これらの信号をアナログからデジタルに変換するこ
とによって、色復調を非常に簡単な方法で行うことがで
きるという利点が生まれる。しかしこのようなデジタル
ビデオ信号が釦＝５騙ツミ副搬送波にロックされても、
垂直線が常に望ましく垂直再生されるとは販らない。

デジタルビデオ□信号を再生させるもう１つの別の方法
は、水平線周波数にロックされたサンゾリングツ４ター
ンを基本にしてビデオ信号をデジタル化させることであ
る。”ラインロックビデオ信号によって、垂直線は常に
垂直線として再生される。

送信されたビデオ信号を受□信する間・、通常色副搬送
波の同期によって、サンプリーングツ４？ターンが色副
搬送波にロックされた状態であって゛も、垂直線の垂直
再生が確保されるが、今日のテレ・ビ受像機は又非標準
ビデオ信号あるいは雑音のあるビデオ信号も処理できな
くてはガ′らない。　・′［課題解決のための手段丁 本発明によって、垂−直方向に１つ上゛Ｋ・ある画像要
素ｉ、ビデオ信号を一時的に記憶させ゛るためにバッフ
ァから読み取る間、ちらつきのない画像の生成に不可欠
な望ましい垂直配置ができるように、このような形態で
記憶される。従ってたとえ雑音のあるあるいは非標準形
式のビデオ信号がある場合でも、アナログビデオ信号の
種類及び質と関係なく、バッファの出力信号がラインロ
ックされたサンプリングツクターンに関連するデジタル
信号となるように、互に垂直に配置された画像要素のみ
がバッファに記憶される。次にこれらのデジタル信号は
色副搬送波にロックされるサンプリングツクターンに関
連するデジタル信号に変換される。

［実施例コ 第１図には第２図ないし第７図に示されたサブ回路及び
その他の回路がどのように協働するかが示されている。

サブ回路は信号の流れる方向に直列に結合している。す
なわちデジタルビデオ信号ｖｓの入力にはロックモード
変換フィルタに１、（ａ／ｂ　）デシメーシ冒ンフィル
タｄｆ（ａ、ｂは整数であり、見はｂより小さい）、第
１のピーキングフィルタｐ１、ラインロックされた信号
が用いられる回路ｕｅ（以下１ユ一テイライゼーシ１ン
回路”という）、（ｂ／ａ）挿間フィルタｔｐ、ロック
モード反転フィルタに２及び出力から圧伸されたビデオ
信号ｖ　ｓ’を与える第２のピーキングフィルタｐ２が
続く。

ユーテイライゼーシ冒ン回路ｕ　ｃ　ｔｊ：　、　上記
のバッファと、・クツファの入力端の冗長減少データ減
少回路や出力端の関連する冗長回復データ拡大回路のよ
うな、バッファを効率的に動作させるために必要な補助
回路を備えることができる。このような補助回路は通常
の差動ノ４ルス符号変調器及び復調器によって構成する
ことができる。

第１図には又、エラー信号ｆｓを生成する偏差計測回路
ｍｓが概略的に示されている。この計測回路は、例えば
どのようなテレビ受像機においてもその一部である水平
及び垂直偏向信号を発生するために必要な同期回路か、
あるいはそれと機能的に関連する回路である。すなわち
どのような場合でも、この計測回路からは、望ましくは
５ピット信号であり純粋の２進コードであるｎビットエ
ラー信号ｆｓが与えられる。この信号はサンプリングツ
ぐターンからの１ラインのビデオ信号の偏差時間に比例
し、この偏差はサンプリング周期１／ｌの一部分で計測
される。例えばエラー信号ｆｌＩは、位相コンノやレー
タ段の出力での上記の同期回路中にあるフィルタから来
る。このコンパレータハ水平偏向発振器の周波数と受信
された水平同期パルスの周波数とを比較する。エラー信
号ｆａは以下に説明する方法で、ロックモード変換フィ
ルタに１とロックそ−ド反転フィルタに２に送られる。

第２図にはロックモード変換フィルタにノとロックそ−
ド反転フィルタに２の望ましい実施例が示されている。

第３図ないし第６図と同様に、通常のデジタルフィルタ
回路ダイヤグラムとして示されておシ、基本的な要素、
すなわち遅延エレメント、加算器、減算器及び乗算器が
対応する符号によって示されておシ、簡単な結合ライン
によって結合さｎているが、デジタルフィルタの専門家
には、これらの結合ラインが実際にはパス、すなわち並
列のデジタルデータが望ましくクロックされた形で伝送
されるコンダクタのグループであることがわかる。

第２図ないし第６図の説明では説明を簡単にするために
、特許請求の範囲とは異なシ、同様な部材は対応する序
数によって区別はされていないが、個々の回路を参照符
号で区別し、この参照符号の数が特許請求の範囲の各々
の序数に対応している。

第２図に示された実施例においては、ロックモード変換
フィルタに１（同じくロックモード反転フィルタに２）
が遅延エレメントｖｌ、ｖ２゜ｖ３、加算器ａ　１　ｒ
　ａ　２ｅ　ａ　Ｊ　＊　ａ　４　、減算器ｔｓｌ、１
１２、定数乗算器ｋｍＪ　、　ｋｒｎ２　、乗算器ｍ１
及び切り換えスイッチｕ１から構成されている。

３個の遅延エレメントｖ１・・・ｖ３は直列に結合され
、第１の遅延エレメントｖ１の入力には、上記のように
色副搬送ロックサンプリングシステムに関連するデジタ
ルビデオ信号ｖ８が供給される。

これらの遅延エレメントの各々によって与えられる遅延
ｄ’＋ｄ２．ｄＪは、与えられた時間でビデオ信号ＶＢ
の３つの連続したデータワードが各遅延エレメントの出
力で同時に有効であるように、サンプリング周期１／ｌ
に等しい。

加算器ａ１の第１の入力は遅延エレメントｖ１０入力に
結合しているためビデオ信号ｖ８が与えられ、一方この
加算器の第２の入力は遅延エレメントｖ３の出力に結合
している。

加算器ａ２の２つの入力はそ扛ぞれ遅延エレメントマ２
の入力と出力に結合し、切換スイッチｕ１の第１及び第
２の入力ｓｌ、ｅ２も又この２つの回路点に結合してい
る。

減算器８１の被減数入力は加算器ａ１の出力に結合し、
減数入力は加算器ａ２の出力に結合している。従って減
算器１．　Ｊの出力からは加算器ａｌ。

ａ２の出力間の差が与えられる。定数乗算器ｋｍｌは十
進数の２　＋２　に等しいデジタルワードによってこの
出力信号を乗算する。このデジタルワードが純粋な２進
コードにある場合は、以下に説明する他の乗算と同様に
、この乗算は当該分野の技術者によく知られているよう
にシフトによって簡単な回路で実行される。

加算器ａ２の出力及び定数乗算器ｋｍｌの出力は各々加
算器ａ３の入力の１つに結合しており、この加算器ａ３
の出力は、十進数２　と等しいデジタルワードによって
乗算される定数乗算器ｋｍ２を介して減算器８２の被減
数入力に結合している。

減算器ｓ２の減数入力は切換スイッチｕ１の出力に結合
し、切換スイッチｕ１は又加算器ａ４の２つの入力の内
の１つに結合している。加算器ａ４の他の入力は乗算器
ｍノの出力から与えられる。

乗算器ｍノの一方の入力は減算器ｓ２の出力に結合し、
他方の入力には下記のようにエラー信号ｆａが与えられ
る。ｎ−１個の桁を右にシフトすることによって、小数
点以下のｎ　−１デジットの２進小数は、十進数の２ｎ
　＋１から２ｎ−１に割り当てられた２進小数が、２ｎ
−１に関して十進数の２ｎ−１−１から０に割り当てら
れた２進小数に等しい鏡対称となるように形成される。

例えばｎ　＝　５ならば、エラー信号は５デジットとな
り十進数の数値範囲が０から３１をカバーする。これら
の整数の各々に属する２進数は、例えば２進数０１０１
０（十進数では１０）が２進数０．１０１０（十進数で
は０．６２５）に変換されるように、左に４桁シフトさ
れる。

第２図に示された実施例では、５デジットパイオリワー
ドは小数点以下４７″ジツトの２進小数に変換されて、
５番目のデジットは小数点以上のデジットとして０とな
るだけなので、選択された２進小数０．１０１０も又十
進数で２２の２進数に属するようＫ、値２　（十進数で
は１６）における鏡像が与えられる。

切り換えスイッチｕ１の２つの入力ｅｌ、ｅ２の間を切
シ換えるために、このスイッチにはコントロール信号８
８２が与えられる。ラインのビデオ信号ｖｓがサンプリ
ング周期の第１の半分にあるサンプリングパターンから
偏差があるならば、コントロール信号ｓｓＪによって第
１の入力ｅ１が出力に結合さｎる。サンプリング周期の
第２の半分に偏差があるならば、第２の入力ｅ２が出力
に結合される。エラー信号１ｓＶｉサンプリング周期内
のこの偏差を計測したものである。従ってこの偏差は、
５デジットエラー信号ｆｌＩによってサンプリング周期
の３２の等距離の部分で計測される。

第３図にはａ　＝　２、ｂ＝３の場合の（ａ／ｂ　）デ
シメーシ四ンフィルタｄｆの望ましい実施例が示されて
おル、遅延エレメントｖ　４　ｇ　ｖ　５　ｇ　ｖ　６
、加算器＊５．＊６．ａ７’、定数乗算器ｋｍ３　、　
ｋｍ４　。

ｋｍ５及び切換スイッチｕ２から構成さｔている。

直列に結合された遅延エレメントｖ４．ｖ５の各々によ
って与えられる遅延ｄ４．ｄＢは又サンプリング周期１
／ｌと等しい。十進数の−２に等しいデジタルワードに
よって乗算する定数乗算器ｋｍ３は、遅延ニレメン）ｖ
４の出力に結合している。この出力は加算器會５の３つ
の入力の内の１つに結合している。この加算器ａ５の他
の２つの入力は、各々遅延エレメントｖ４の入力と遅延
エレメントｖ５の出力に結合しでいる。加算器ａ５の出
力は定数乗算器ｋｍ４に結合され、十進数２−３＋２−
６に等しいデジタルワードによって乗算されて加算器ａ
６の入力の一方に供給される。加算器ａ６の他方の入力
は遅延ニレメン）ｖ４の出力に結合している。

このフィルタの入力、すなわち第２図に示されたロック
モード変換フィルタに１の出力は遅延エレメントマ４の
入力と、サンプリング周期１／ｌに等しい遅延ｄ６を与
える遅延エレメントｖ６０入力と、及び加算器ａ７の２
つの入力の内の１つに結合しており、加算器ａ１の別の
入力は遅延ニレメン）ｖ６の出力に結合している。加算
器ａ７の出力は、十進数２−１に等しいデジタルワード
によって乗算する定数乗算器ｋｍ５　ｆ通って切換スイ
ッチｕ２の第２の入力ｅ２に結合している。この切換ス
イッチｕ２のコントロール信号■２は、周波数がサンプ
リング周波数ｔの３分のＩＫ等しい方形波信号（マーク
／スペース比１：１）である。

第４図には第１のピーキングフィルタｐノの望ましい実
施例が示されている。このフィルタｐ１は遅延ニレメン
）ｖ７．ｖ８．定数乗算器ｋｍ６　＋１ｃｍ７　ｇ　ｋ
ｍ８、加算器ａｌｌ、＊９、乗算器ｍ２、リミッタｂｇ
から構成されている。遅延エレメントｖ７．マ８は直列
に結合しており、これら遅延エレメントの各々からはサ
ンプリング周期の２／３、すなわち２／（３ｔ　）に等
しい遅延ｄ７．ｄＢが与えられる。このフィルタｐ１の
入力は、遅延ニレメン）ｖ７の入力と十進数−１に等し
いデジタルワードによって乗算する定数乗算器ｋｍ６の
入力に結合している。十進数の２に等しいデジタルワー
ドによって乗算する定数乗算器ｋｍ７の入力は、遅延ニ
レメン）ｖ７の出力に結合し、十進数−１に等しいデジ
タルワードによ・りて乗算する定数乗算器ｋｒｎ８の入
力は遅延エレメントｖ８の出力に結合している。

加算器ｈｓの３つの入力はそれぞれ定数乗算器ｋｍ６　
＋　ｋｍ７　、　ｋｍ８の出力に結合している。加算器
＆８の出力は乗算器ｍ２を通して加算器ａ９の２つの入
力の１つに結合しており、加算器ａ９のもう１つの入力
は遅延ニレメン）ｖ７の出力に結合し、出力はビット数
リミッタｂｇを通ってこのフィルタから出力され、ユー
テイライゼーション回路ｕｅに送られる。

乗算器ｍ２の第２の入力には、以下の表に従つ７’ｃ５
デジットエラー信号から形成される訂正信号に＋ｉが与
えられる。この表では理解しやすいように、２進数が対
応する十進数に置き換えられている。

ｆｓ　　　　　　　　　　　　　　２’ｋｇ１．３１　
　　　　　　　２４ ２　、３０　　　　　　　　２５ ３．２９　　　　　　　　２７ ４．２８　　　　　　　　２９ ５．２７　　　　　　　　３２ ’６．２６　　　　　　　　３４ ７．２５　　　　　　　　３６ ８．２４　　　　　　　　４０ ９．２３　　　　　　　　４３ １０．２２　　　　　　　　４７ １１．２１　　　　　　　　５０ １２．２０　　　　　　　　５１ １３．１９　　　　　　　　５３ １４　、１８　　　　　　　　５５ １５．１６．１７　　　　　　５８ 従って、乗算器ｍ２は、常に１より小さい数、例えば３
４／２’　＝　３４／１２８のような数によって加算器
＆８の重力信号を乗算する。

第５図にはこれも又ａ　＝　２、ｂ＝３の（ｂ／ａ　）
挿間フィルタｔｐの望ましい実施例が示されている。こ
のフィルタは３つの直列したサブネットワークｔｆＪ　
、ｔｆ’　、　ｔｆＪと入力が３つある切換スイッチｕ
３から構成される。サブネットワークｔｆＪの一般的な
構成は、切換スイッチｕ２、遅延エレメントマロ、加算
器ａ７及び定数乗算器ｋｍ５を具備していないことを除
いては、第３図に示された（　２／３　’）デシメーシ
ヨンフイルタｄｆと同じであるため、サブネットワーク
ｔｆｌには、第３図に示された参照符号が用いられてい
る。しかし第３図に示された構成と基本的に異なる点は
、第４の定数乗算器ｋｍ４’が十進数の２　　＋２　　
＋２　　＋２に等しいデジタルワードによって乗算する
ことである。遅延エレメントｖ４′、マ５′の各々の遅
延ｄ　４’　、　ｄ　５’はサンプリング周期の２／３
に等しく、それはサブネットワークｔｆ２　、　ｔｆＪ
の他の遅延エレメントｖ　９　、　ｖ　１０　、　ｖ　
９′、　ｖ　１０’によって与えられる遅延ｄ　９　、
　ｄ　１０　、　ｄ　９’　、　ｄ　Ｊ　Ｏ’にも適用
される。従って第３図を説明することでサブネットワー
クｔｆＪの個々のサブ回路の接続の説明がすんでいるた
め、繰シ返しを避けるためにこれ以上は説明しない。

フィルタサブネットワークｔｆ２　、　ｔｆ３の構成は
第４図に示された第１のピーキングフィルタと同じであ
り、リミッタｂｇがない点においてのみ異なる。しかし
第４図に示された乗算器ｍ２は定数乗算器ｋｍＪ２．ｋ
ｍｆ２’と置き換えられ、また定数乗算器ｋｍ９１　ｋ
ｍＪ（Ｊ　ｌ　ｋｍｚｘ　＊　ｋｙｎ’？’　ｓ　ｋｍ
ｚｏ’　＊　ｋｍｘｉ’に与えられるデジタルワード社
第４図に示されたものとは異なる十進数と等しい。

第４図に示された定数乗算器ｋｍ７に対応する定数乗算
器ｋｍｌＯ、ｋｍｌｌには十進数の−２に等しいデジタ
ルワードが与えられる。定数乗算器ｋｒｎ９　ｅｋｍｌ
　１’は十進数の１＋２　　＋２　　に等しいデジタル
ワードによって乗算し、一方定数乗算器ｋｍ９’　。

ｋｍｌｌは十進数の１−２　−２　　に等しいデジタル
ワードによって乗算する。定数乗算器ｋｍ１２　。

ｋｍ１２’は十進数の２−３＋　２−’　＋２−５に等
しいデジタルワードによって乗算する。

２つのフィルタサブネットワークｔｆ２　、　ｔｆ３の
接続は第４図の説明と同様に行われ、第４図と第５図な
比較することでそれぞれの対応は十分に明らかであり、
定数乗算器ｋｍ６は定数乗算器ｋｍ９　。

ｋｍ９’に対応する。

切換スイッチｕ３の第１の入力ｅＩＦｉ、サブネットワ
ークｔｆ２の加算器ａｌｌの出力に結合し、第２の入力
ｅ２はサブネットワークｔｆｌの加算器ａ　６’の出力
に、又入力ｅ３はサブネットワークｔｆＪの加算器＊１
１（Ｄ出力に結合する。切換スイッチｕ３に与えられる
コントロール信号１１３Ｊの周波数はサンプリング周波
数に等しく、マーク／スペース比が１：１である。この
コントロール信号ｓｓＪによって切換スイッチは、ｅｌ
−ａからａ３−ｍ、ｅ２−ｍからｅｌ−ａへの切換を除
いては任意の入力／出力結合、すなわちｅｌ−ａ、ｅ２
−ａ、ｅＪ−ａから次の入力／出力結合へ変換される。

第６図には第２のピーキングフィルタｐ２の望ましい実
施例が示されている。この実施例の構成は第４図に示さ
れたピーキングフィルタｐ１と重要な相異点はないため
、第４図の参照符号管用いている。第１の異なっている
点は遅延エレメントｖ７′、マ８′の各々によって与え
られる遅延ｄ７′。

ｄ　８’がサンプリング周期１／ｌに等しいことである
。

第２の相異点は、第４図に示されている乗算器ｔ１１１
２に与えられた訂正信号に８とは異なる訂正信号ｋ　＠
’が乗算器ｍ２′に与えられていることである。

この訂正信号ｋ　ｓ’は以下のように定義される。

ｆｓ　　　　　　　　　　　２７ｋｇ’１．３１　　　
　　　　　　４１ ２．３０　　　　　　　　　４３ ３．２９　　　　　　　　　４５ ４．２８　　　　　　　　　４７ ５．２７　　　　　　　　　４９ ６．２６　　　　　　　　　５１ ７．２５　　　　　　　　　５４ −２９＝ ８．２４　　　　　　　　　　　　　　　５７９．２３
　　　　　　　　　　　　　　６０１０　、２２　　　
　　　　　　　　　　　６４１１．２１　　　　　　　
　　　　　　　６７１２．２０　　　　　　　　　　　
　　　７１１３．１９　　　　　　　　　　　　　　７
４１４．１８　　　　　　　　　　　　　　７８１５．
１７　　　　　　　　　　　　　　８２１６、　　　　
　　　　　　　　　　　　６６従ってエラー信号ｆ８の
値８．２４においては、訂正信号ｋ　ｓ’の十進数の値
は５７／２’　＝　５７Ａ２Ｂとなる。第６図に示され
た第２のピーキングフィルタの個々の部分の接続は第３
図の説明によって説明される。

本発明の望ましい実現にあたっては、サンプリング周波
数は色副搬送波周波数の４倍に等しい。

従ってＰＡＬ標準の場合はサンプリング周波数の２／３
１ｄ　ｌ　１．８２　ＭＨｚであり、サンプリング周波
数は１７、７４　ＭＨｚである。第１図ではこれらの周
波数が変換されてはじめて生じるサブ回路の出力に挿入
されている。

【図面の簡単な説明】

第１図は第２図ないし第冷図がどのように相互に結合し
ているかを概略的に示す図である。第２図は本発明に用
いられるロックそ−ド変換フィルタの実施例を表す。第
３図は本発明に用いられる（　ａ／ｂ　）デシメーショ
ンフィルタの実施例を示す。 第４図は本発明に用いられる第１のビーキングフィルタ
の実施例を表す。第５図は本発明に用いらｎる（　ｂ／
ａ　）挿間フィルタの実施例を表す。第６図は本発明に
用いらｎる第２のピーキングフィルタの実施例を表す。 ｋｌ、に２・・・ロックモード変換フィルタ、ｄｆ・・
・デシメーシヨンフィルタ、ｐｉ、ｐ２・・・ピーキン
グフィルタ、ｕｃ・・・ユーテイライゼーシッン回路、
１ｐ・・・書き込みフィルタ、ｍｓ・・・偏差計測回路
、ｆ　ｓ−エラー信号、ｈｌ、ａ２．ｈ３．ａ４・・・
加算器、ｍノ２ｍ２９ｍ３・・・乗算器、ｋｍＪ　。 ｋｍ２・・・定数乗算器、ｕｌ、ｕ２．ｕ３・・・切シ
換えスイッチ、ｖｌ、ｖ２．ｖ３・・・遅延要素、ｖ８
・・・デジタルビデオ信号、ｓｌ、ｓ２・・・減算器、
８ｓ・・・コントロール信号。

Claims (6)

【特許請求の範囲】
1. （１）サンプリング周波数が色副搬送波周波数にロック
   されているデジタルビデオ信号用のデータコンパンダに
   おいて、 色副搬送波のビデオ信号のロックを、そのクロック周波
   数をライン周波数にロックさせる信号に変換させるロッ
   クモード変換フィルタと、 ａ、ｂが整数であり、ａがｂよりも小さい（ａ／ｂ）デ
   シメーシヨンフイルタと、 第１のピーキングフィルタと、 ラインロック信号用のユーテイライゼーション回路と、 （ｂ／ａ）挿間フィルタと、 信号のラインロックを色副搬送波周波数のロックに変換
   させるロックモード反転フィルタと、出力からは圧伸さ
   れたビデオ信号が与えられる第２のピーキングフィルタ
   とが直列に結合されていることを特徴とするデータコン
   パンダ。
2. （２）直列に結合し、各々がサンプリング周期に等しい
   遅延を与える第１、第２及び第３の遅延エレメントと、 第１及び第２の入力が、それぞれ第１の遅延エレメント
   の入力と第３の遅延エレメントの出力に結合している第
   １の加算器と、 第１の入力が第２の遅延エレメントの入力に、又第２の
   入力が第２の遅延エレメントの出力に結合している第２
   の加算器および第１の切換スイッチと、 被減数及び減数入力がそれぞれ第１の加算器の出力と第
   ２の加算器の出力に結合している第１の減算器と、 入力が第１の減算器の出力に結合しており、十進数の２
   ＾−＾３＋２＾−＾４に等しいデジタルワードによって
   乗算する第１の定数乗算器と、 第１及び第２の入力が、それぞれ第１の定数乗算器の出
   力と第２の加算器の出力に結合している第３の加算器と
   、 第３の加算器の出力に後続し、十進数の２＾−＾１に等
   しいデジタルワードによって乗算する第２の定数乗算器
   と、 被減数及び減数入力がそれぞれ第２の定数乗算器の出力
   と第１の切換スイッチの出力に結合している第２の減算
   器と、 第１の入力が第２の減算器の出力に結合している第１の
   乗算器と、 第１及び第２の入力がそれぞれ第１の切換スイッチの出
   力及び第１の乗算器の出力に結合し、又出力がこのフィ
   ルタの出力になっている第４の加算器とから成り、 ラインのビデオ信号がサンプリング周期の第１の半分に
   おけるサンプリングパターンから偏差を生じる場合には
   、第１の切換スイッチの第１の入力がコントロール信号
   によって第１の切換スイッチの出力に結合され、一方第
   １の切換スイッチの第２の入力は、サンプリング周期の
   第２の半分で偏差が生じた場合にこのスイッチの出力に
   結合され、 第１の乗算器の第２の入力には、サンプリング周期の一
   部分で計測されるサンプリングパターンからのラインの
   ビデオ信号の時間偏差に比例するｎデジット、望ましく
   は５デジットの純粋２進エラー信号が与えられて、ｎ−
   １個の場所を右にシフトさせることによって、小数点の
   後ろのｎ−１デジットの２進小数が得られ、十進数２＾
   ｎ＾−＾１＋１から２＾ｎ−１に割り当てられた２進小
   数が２＾ｎ＾−＾１に関して十進数２＾ｎ＾−＾１−１
   から０の小数に割り当てられた２進小数に鏡対称状に等
   しくなっている特許請求の範囲第１項に記載のコンパン
   ダ用のロックモード変換フィルタ及びロックモード反転
   フィルタ。
3. （３）直列に結合し、各々がサンプリング周期に等しい
   遅延を与える第４の遅延エレメント及び第５の遅延エレ
   メントと、 入力が第４の遅延エレメントの出力と結合し、十進数の
   −２に等しいデジタルワードによって乗算する第３の定
   数乗算器と、 第１の入力が第４の遅延エレメントの入力に結合し、第
   ２の入力は第５の遅延エレメントの出力に結合し、又第
   ３の入力は第３の定数乗算器の出力に結合している第５
   の加算器と、 入力が第５の加算器の出力に結合し、十進数の２＾−＾
   ３＋２＾−＾６に等しいデジタルワードによって乗算す
   る第４の定数乗算器と、 第１及び第２の入力がそれぞれ第４の遅延エレメントと
   第４の定数乗算器の出力に結合している第６の加算器と
   、 サンプリング周期と等しい遅延を与え、入力が第４の遅
   延エレメントの入力に結合している第６の遅延エレメン
   トと、 第１及び第２の入力がそれぞれ第４の遅延エレメントの
   入力と第６の遅延エレメントの出力に結合している第７
   の加算器と、 第７の加算器に後続し、十進数の２＾−＾１と等しいデ
   ジタルワードによって乗算する第５の定数乗算器と、 第１及び第２の入力がそれぞれ第６の加算器と第５の定
   数乗算器の出力に結合し、出力がデシメーションフイル
   タの出力である第２の切換スイッチとを具備し、 第２の切換スイッチのためのコントロール信号が、周波
   数がサンプリング周波数の３分の１と等しい方形波（マ
   ーク／スペース比が１：１）であることを特徴とするａ
   ＝２、ｂ＝３として特許請求の範囲第１項あるいは第２
   項に記載のコンパンダ用の（ａ／ｂ）デシメーションフ
   イルタ。
4. （４）直列に結合し、各々が第１のピーキングフィルタ
   の場合にはサンプリング周期の２／３と等しく、又第２
   のピーキングフィルタの場合にはサンプリング周期に等
   しい遅延を与える第７及び第８の遅延エレメントと、 入力が第７の遅延エレメントの入力と結合する第６の定
   数乗算器と、 入力が第７の遅延エレメントの出力に結合し、十進数２
   に等しいデジタルワードによっそ乗算する第７の定数乗
   算器と、 入力が第８の遅延エレメントの出力に結合し、第６の定
   数乗算器と同様に十進数の−１に等しいデジタルワード
   によって乗算する第８の定数乗算器と、 第１の入力が第６の定数乗算器の出力に結合し、第２の
   入力が第７の定数乗算器の出力に結合し、又第３の入力
   は第８の定数乗算器の出力に結合する第８の加算器と、 第１の入力が第８の加算器の出力に結合する第２の乗算
   器と、 第１及び第２の入力が第２の乗算器の出力と第７の遅延
   エレメントの出力とに結合している第９の加算器と、 第９の加算器の出力とピーキングフィルタの出力の間に
   挾入されたデジット数リミッタとを具備し、 第１のピーキングフィルタの第２の乗算器の第２の入力
   には次の表に従った５デジットエラー信号から形成され
   た訂正信号が与えられ、（表では対応する２進数の代わ
   りに十進数が与えられている）、▲数式、化学式、表等
   があります▼ 第２のピーキングフィルタの第２の乗算器の第２の入力
   には以下の表に従って形成された第２の訂正信号が与え
   られる（対応する２進数の代わりに十進数が与えられて
   いる）ことを特徴とする第１のピーキングフィルタ及び
   第２のピーキングフィルタを備えた特許請求の範囲第１
   項ないし第３項の内いずれか１つに記載のコンパンダ用
   の第１、第２のピーキングフィルタ。 ▲数式、化学式、表等があります▼
5. （５）第１のフィルタサブネットワーク、第２のフィル
   タサブネットワーク及び第３のフィルタサブネットワー
   クの並列配置を具備し、第１のフィルタサブネットワー
   クは、第２の切換スイッチ、第５の遅延エレメント、第
   ７の加算器、第５の定数乗算器を備えていないことを除
   いては前記（２／３）デシメーションフイルタと構成が
   同じであり、第４の定数乗算器は十進数の２＾−＾３＋
   ２＾−＾５＋２＾−＾６＋２＾−＾８と等しいデジタル
   ワードによって乗算し、第４及び第５の遅延エレメント
   の各遅延はサンプリング周期の２／３に等しく、第２及
   び第３のフィルタサブネットワークは構成が同じで、か
   つ、各々サンプリング周期の２／３と等しい遅延を与え
   直列に結合している第９の遅延エレメント及び第１０の
   遅延エレメントと、 第１の入力が第９の遅延エレメントの入力に結合してい
   る第９の定数乗算器と、 入力が第９の遅延エレメントの出力と結合し十進数の−
   ２と等しいデジタルワードによって乗算する第１０の定
   数乗算器と、 入力が第１０の遅延エレメントの出力と結合する第１１
   の定数乗算器と、 第１の入力が第９の定数乗算器の出力と結合し、第２の
   入力は第１０の定数乗算器と結合し、第３の入力は第１
   １の定数乗算器と結合している第１０の加算器と、 入力が第１０の加算器の出力と結合し、十進数の２＾−
   ＾３＋２＾−＾４＋２＾−＾５と等しいデジタルワード
   によって乗算する第１２の定数乗算器と、 第１及び第２の入力がそれぞれ第１２の定数乗算器の出
   力と第９の遅延エレメントの出力に結合し、出力はフィ
   ルタサブネットワークの出力である第１１の加算器とを
   それぞれ具備しており、第２のフィルタサブネットワー
   クの第９の定数乗算器と第３のフィルタサブネットワー
   クの第１１の定数乗算器は十進数１＋２＾−＾１＋２＾
   −＾２と等しいデジタルワードによって乗算し、 第３のフィルタサブネットワークの第９の定数乗算器と
   第２のフィルタサブネットワークの第１１の定数乗算器
   は十進数の１−２＾−＾１−２＾−＾２と等しいデジタ
   ルワードによって乗算し、 さらに３個の入力を有し、その第１の入力が第２のフィ
   ルタサブネットワークの出力に結合され、第２の入力が
   第１のフィルタサブネットワークの出力に結合され、第
   ３の入力が第３のフィルタサブネットワークの出力に結
   合されている第３の切換スイッチを具備し、そのコント
   ロール入力が、周波数がサンプリング周波数に等しくマ
   ーク／スペース比が１：１であり１つの結合を除いて任
   意の入力／出力結合から次の入力／出力結合に変換する
   コントロール信号を与えられることを特徴とする特許請
   求の範囲第１項ないし第４項の内いずれか１つに記載の
   コンパンダ用のａ＝２、ｂ＝３とした（ｂ／ａ）挿入フ
   ィルタ。
6. （６）サンプリング周波数がテレビジョン標準方式の色
   副搬送波の４倍と等しい特許請求の範囲第１項ないし第
   ５項の内いずれか１に記載のコンパンダ。