JPS589404A - 復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入力信号がとり得る周波数範囲内にて傾斜周波
数−振幅特性を呈するフィルターによって周波数−変調
入力信号を復円する回路に関するものである。

斯種の復調回路はベースバンド内で周波数−変ル１を信
号を変換、即ち元の情報に再生するのに必要とされる。

周波数−変調信号は、例えばカラーテレビジョン技術に
おいて、特にＳＥＣＡＭ−法における２つの搬送色信号
用に用いられ、磁気画像記録においては、輝度信号を周
波数−変ルｄ信号に変換して、この形態で磁気テープに
記録している。このようなことは通常広帯域周波数変調
と称されていることであり、この場合における最大周波
数スイングの大きさは周波数−変調信号の中心周波数程
度である。

冒頭にて述べた種類の回路は、例えば”　Ｅｌｅｋ−ｔ
ｒｏｎｉｋ−Ａｒｂｅｉｔｓ−ｂｌａｔｔｅｒ　　”　
　（Ｆｒａｎｚｉｓ−Ｖｅｒｌａｇ。

ミュンヘン）から既知である。これらの従来回路ではフ
ィルター全コイルとコンデンサとによって構成して、例
えば共振回路として使用している。

斯種の回路は実に簡単なものではあるが、このような回
路によって得られる結果は厳格な要求に適うものでなく
、特に共振回路を有する回路は広帯域周波数変Ｊｔ用に
は滴さないと云う欠点がある。

また、通常の広帯域信号、即ち変調周波数が周波数−変
調信号の中心周波数付近にまで広がっている場合にも困
稀に遭遇する。実際上、特に狭帯域周波数変ｍにて極め
て満足し得る結果をもたらす、例えばブツシュ−プル弁
別器または比検波器のような他の形式の周波数復調回路
も多数既知であるが、これらの回路はいずれもコイルお
たびコンデンサを用いているため、集積回路技術によっ
て製造することはできない。

既知の周波数復調回路はその殆ど大部分が、制限増幅器
を周波数復調回路の前に設けて、妨害信号により周波数
−変調信号が振幅復調されて、実際の復調信号が悪影響
を受けることのないようにしている。このような制限機
能は復調器そのもの、□例えば比検波器に与えることも
できる。

本発明の目的は集積回路技術によって完全に製造するこ
とができ、かつ高いＡＭ−抑制で、また周波数が比較的
高い情報信号での広帯域周波数変調でも直線性のしれた
復ＮＪを行なうことのできるようにした冒頭にて述べた
種類の復調回路を提供することにある。

本発明は入力信号がとり得る周波数範囲内にて傾斜周波
数−振幅特性を呈するフィルターによって周波数−変調
入力信号を復Ｗ！する回路において、テイシタル成分で
復ＩＡＩする場合に、サンプリング装置か均等配分瞬時
に入力信号からディジタルサンプリング値を発生し、サ
ンプリング装置の出力端子を一定の群伝搬時間を呈する
ディジタル−トランスバーサル−フィルター形式のフィ
ルターの入力端子と、該フィルターの群伝搬時間に等し
い遅延時間を呈する遅延装置の入力端子とに接続し、か
つ前記フィルターの出力端子を除算器の被除数入力端子
に接続すると共に、遅延装置の出力端子を除算器の除数
入力端子に接続して、該除算器が入力信号の厨時周波数
の変化を示す一連のディジタルワードを発生するように
したことを特徴とする。

ディジタルコンポーネントだけを用いる本発明による回
路は、他の手段を講じなくても集積回路技術により製貨
することができる。除算器によって発生される一連のデ
ィジタルワードはディジタル化された榎θ々＠号として
直接処理することができ、或いはまた、上記ディジタル
ワードをディジタル−アナログ変換器および低域通過フ
ィルター形式っテアナログ復調信号に変換することもで
きる。サンプリング装置は、例えばアナログ−ディジタ
ル変換器を具えており、この変換器の１　段ニはさらに
、例えばフィルターの如き、ディジタルサンプリング値
を予じめ処理するための別のフンポーネーントを設ける
ことができるが、この点は本発明にとって重要なことで
はなく、ただ入力信号から離散信号を取出すことだけが
重要である。

本発明の好適例によれば、遅延装置にクロック−パルス
発生器によって側副されるレジスタ段を＆ｌ１ｌｉｌ直
列に設け、かつディジタル−トランスバーサル−フィル
ターを前記レジスタ段の端子に接続する。このように遅
延装置をトランスバーサル−フィルター用にも用いて、
回路構成を簡単、かつコンパクトとすることができる。

除算器は種々の構成のものとすることができ、例えばそ
の除数入力端子には読取り専用メモリ式のものとするの
が好適な逆数値形成回路を追従させ、かつこの読取り専
用メモリの出力端子とフィルターは、許容価格で高処理
速度用に構成し得る乗Ｗ器に接続する。

本発明のさらに他の好適例によれば、除算器が複数のセ
クションを有しており、これらの各セクションが２個の
入力端子と８個の出力端子を有し、これらの各セクショ
ンが、第２入力端子に供給される値から第１入力端子に
供給される値を減算し、これら２つの値の差を差出力端
子に供給すると共に、誤差の正負符号を第８出力端子に
接続される符号出力端子に供給する減算段と１該減算段
の符号出力端子に現われる正符号では差出力端子を、負
符号では第２入力端子をそれぞれ出力端子に接続する切
換スイッチと喜該切換スイッチの出力端子に接続され、
かつ乗算器を介して第２出力端子に接続される第１中間
記憶装置と１第１入力端子と第１出力端子とに接続され
、前記中間記憶装置と同じクロックパルス発生器によっ
て制御される第２中間記憶装置とを具えており、第１セ
クシヨンの第１入力端子を遅延装置の出力端子に結合し
、第１セクシヨンの第２入力端子をフィルターの出力端
子に結合させ、かつ各セクションの第１および第２出力
端子をそれぞれつぎのセクションの第１および第２入力
端子に接続し、各セクションの第８出力端子をそれぞれ
各シフトレジスタに接続し、各レジスタをクロックパル
ス発生器によって制御し、前記シフトレジスタの段数を
該シフトレジスタに関連するセクションにｌ！配装され
るセクションの数に対応させ、すべてのシフトレジスタ
の連続出力が入力信号の瞬時周波数を示すディジタルワ
ードを並列に供給するようにする。

斯種の装置は情報がステップ状にシフトされ、従ってそ
の情報が出力端子に一定時間遅延して現われる際の１パ
イプライン”原理に基いて動作する。除算器の出力端子
に現われるディジタルワードの各ビットに１セクシヨン
が割り当てられ、これらのビットはつぎのシフトレジス
タによりそのディジタルワードのビットが並列に現われ
るようになる程度にまで遅延される。その結果、すべて
のディジタルワードに対する時間的なシフトが一定であ
るので、複画信号は何隻影響を受けない。

斯様な構成の除算器は正負符号のない数値を処理するだ
けである。これがため、除算器の第１セクシヨンは各々
総量形成器を介してフィルターの出力端子と、遅延装置
の出力端子とに接辰するのが好適である。このようにす
れば個々のセクションのＮ成が簡単となる。

除算器は分母の値が極めて低いとオーバーフローシ、即
ち商が除算器の数値範囲を越してしまい、商として供給
ビットがいずれも論理値″′１″を含むようになるか、
或いは被除数の値も除数と同様に低い値の場合には被除
算および除数に含まれる量子化誤差が極めて強力な彩管
を及ばずことになるので、非常に不正確な結果が得られ
ることになるため、このような場合に除算器によって発
生される商は補正する必要がある。これがため、本発明
のさらに他の好適な実施−に当っては、瞬時的に供給さ
れる２進数に関連する除数が予定値に達しない場合に、
除算器による商として供給される２進数を、前記除数に
係わる２進数の直前と、直後の２進数の平均値と置換す
る補正回路を除算器の出力端子の後方に配置する。斯様
なケースは周期性の入力信号では、通常連続入力信号の
数個の値以外の成る入力信号値にて発生するだけであり
、一方、入力信号の周波数は２つのサンプリング値開で
は本来変化しないので、正しい商の代りに平均値を用い
ても重大な誤りは生じない。

そこで、本発明のさらに他の好適例によれば、補正回路
が、２制置列に配置したレジスタ段によって形成され、
クロックパルス発生器の２つのクロックパルス期間だけ
内入力端子に供給される２進数を遅延させる遅延回路と
、該遅延回路の入力端子と出力端子とに接続される加算
器と、補正回路の分母入力端子に接続され、該分母入力
端子に供給される２進数を可調整限界値−２進数と比較
し、分母入力端子に供給される２進数が限界値−２進数
よりも小さい場合に成る論理値の信号を発生する比較器
と、クロックパルス発生器の１クロックパルス期間の遅
延時間を呈する遅延段を介して比較器によって制御され
、かつ該比較器の出力信号の成る論理値で加算器の出力
端子を補正回路の出力端子に接続し、前記比較器の出力
信号の他の論理値では前記遅延回路の２つのレジスタ段
の間の接続点を補正回路の出力端子に接続する切換スイ
ッチとを具えるようにする。

このようにすれば、除数の値が小さ過ぎても、商の値を
前後の商の平均値と簡単に置換することができる。

図面につき本発明を説明する。

第１図は本発明による復訓回路の一例を示すブロック線
図であり、ここにブロック８にて示すサンプリング回路
８は入力端子１を介して周波数変調信号を受信し、この
回路８はアナログ−ディジタル変換器形態とするのが好
適である。このようなサンプリング装置８は、クロック
パルス発生器（図示せず）によって定められた均等配分
瞬時に入力端子１に供給されるアナログ信号をサンプリ
ングする。これにて得られた各サンプリング値を複数−
ディジットの２進ワード形態にて出力端子９に供給する
。なお、この２進ワードの個々のビットは、実隙には多
数の個々の導線によって形成される二重線により表わし
た接続線によって示すように並列に転送される。

出力端子９に現われる２進ワードはフィルター２と遅延
装置４に同時に供給する。フィルター２は、少なくとも
入力端子ｌを介して供給される周波数変調信号がとり得
る周波数範囲内において、できる限り最良の直線性を呈
し、かつ一定の群伝搬時間を呈する特性の伝達特性Ａ（
ω）を有するディジタル−トランスバーサル−フィルタ
ートスる。

この結果、フィルター２の出力端子８にはサンプリング
回路８の出力端子９に現われる２進ワードと同じ順序で
発生し、かつ対応してろ波されたアナログ信号のサンプ
リング値を表わす一連の２進ワードが発生する。遅延装
置４では出力端子９に現われる２進ワードがフィルター
２の群伝搬時間に相当する時間周期だけ遅延されるため
、出力端子５にはフィルター２の出力端子８に同時に発
生する２進ワードに対応するも、非ろ減大力信号のサン
プリング値を表わす２進ワードが現われる。

出力端子８および６に現われる２進ワードを除算器６に
供給し、これにて出力端子８に現われる各２進ワードを
、出力端子５に同時に現われる２進ワードで除算して、
６商を出力端子７に出力させる。出力端子７から供給さ
れる２進ワード列によって形成される信号Ｕａと、入力
端子１に供給される入力信号Ｕ（ｔ）Ｓｉｎ　ｃｕｔと
の間にはつぎのような関係がある。即ち、 ここにてはフィルター２の群伝搬時間である。

従って、斯かる出力信号Ｕａは入力信号の瞬時周波数を
表わし、これは斯る入力信号の振幅値には全く無関係で
ある。振幅伝達関数に関してＡ（ω）　＝　Ｋ１＋に２
中ω が成立するものとすれば、出力信号Ｕａは入力信号の周
波数に正確に比例する。しかし斯様な伝達関数は容易に
得ることができない。しかし、多くの用途に対するその
理想的な伝達関数の適当な近似式は、後述するような非
常に簡単な方法にて発生させることのできるＳｌｎ　　
−伝達関数によって形成すことができる。フィルターに
対する他の伝達関数によって、例えば周波数レスポンス
の補正を同時に行なうようにすることもできる。

除数の値がＯの場合には除算器にオーバフローが生じて
、これにより誤った結果が生ずると云うことを考慮する
必要がある。従って、除算器６には除数の値が０に等し
いか、否かを検査する別の装置を設ける必要がある。な
お、除数の値が０の場合には、その除算結果を用いずに
、例えば以前の除算結果と、そのつぎの除算結果との平
均値を用いるようにする。また、被除数および除数の双
方、即ち、出力端子８および５に現われる。２進ワード
が同時に極めて低い値を有するも、これらの値が未だ０
でない場合には、それ相当の処置を講じる必要がある。

第１図の除算ＲＨ６は読取り専用メモリによって形成さ
れる逆数値形成器６ｂを具えており、その各メモリアド
レスはそのアドレスの逆数に対応する２進ワードを含ん
でいる。この逆数値を乗算器６ａに供給するが、この乗
算器は出力端子３がら供給される２准ワードも直接受信
する。従って、出力端子７には出力端子８と５に同時に
現われる２つの２進ワードの商に相当する値の２進ワー
ドが現われる。

第２図は第１図のブロック線図をさらに詳細に示したも
のである。入力端子１に供給され、サンプリング装置８
の出力端子９に発生するアナログ信号のディジタルサン
プリング値は、２個直列に配置したレジスタ段１４１お
よび１６に供給する。

これらのレジスタ段はクロックパルス発生ｆｆ１２の各
クロックパルスＣ７毎に入力端子に現われる２進ワード
を受信する。なお、これと同（２）なことが第２図の他
のレジスタ段についても云え、またシフトレジスター６
０−１〜６０−ｎについても云えるため、クロックパル
ス発生器１２からのクロックパルス供給導線は図面の簡
略化のために図示してない。従って、２個のレジスタ段
１４および１６はクロックパルス発生器１２の２個のパ
ルス期間０時間遅れを呈する遅延装置を成すことになる
。出力端子５からは遅延された２進ワードが供給される
。

サンプリング装置８の出力端子９と、遅延装置の出力端
子５に現われる２進ワード全導線１７を介して加算段１
８の２個の入力端子に供給し、その出力端子はレジスタ
段２ｏに接続する。このレジスタ段２０ではこれに供給
される信号がｌクロックパルス期間だけ遅延される。こ
のレジスタ段の出力ライン２３を別の加算段２４の一方
の入力端子に接続し、加算段２４の他方の入力端子を乗
算係数が２の乗算器２２を介して導線１７に接続する。

なお、上記乗算は供給される２進数の１ビツトの位置を
シフトさせることにより極めて簡単に実現することがで
きる。加算段２４の出力端子をフィルター２の出力端子
３に接続する。レジスタ１４と１６が二重の機能を果す
ことからして、フィルター２は第１図の遅延装置Φも具
えていることになる。そこで、出力端子９に現われる信
号と、出力端子３に現われる信号との曲には振幅レスポ
ンスが Ａ（の）　＝　＋−５ｔｎ”（とπ） ωＴ にて表わされるつぎのような伝達関数、即ち、Ｈ（Ｚ）
　＝　（１−Ｚ　　） に基づく関係がある。なお、ここに（ｌＪＴ＝２π・ｆ
Ｔでアリ、ｆＴはクロックパルス発生器１２のパルス周
波数０７である。

従ッて、第２図のフィルター２はクロックパルス周波数
の１／２に相当する周波数の入力信号で最大値を呈する
レスポンス特性を邑する。クロックパルス周波数の１７
４にて斯かるレスポンス特性曲線は屈曲点を有し、この
屈曲点の両側ではその特性曲線はほぼ直線的な変化を呈
する。

ビデオ磁気テープ装置に使用する実際例においては、記
録すべき輝関信号の信号帯域幅が約２．７ＭＨ２である
。この輝度信号で変態され、かつ第１および２図にそれ
ぞれ示す回路の入力端子１に供給される入力官号の周波
数範囲は８．８ＭＨ２〜４．８ＭＨｚであり、その高い
方の周波数値は白ピークに対応する。クロックパルスの
周波数を１７．７８Ｍ）Ｉ７とすると、斯かる入力信号
の周波数範囲はフィルター２のレスポンス特性曲線にお
ける直線性の優れた範囲内に位置する。

セクション４０−Ｉ　Ｎ４０−ｎによって形成型る次段
の除算器は正負符号のない数値だけを処理するので、フ
ィルター２の出力端子８には総量形成器３２を、遅延回
路の出力端子５には別の総量形成器３４を後続させる。

なお、これら両総量形成器は同一構成とするのが好適で
ある。しかし、これらの総量形成器は、負の数値が出力
端子８および５にそれぞれ２の補数表示で発生するもの
とする場合に必要とされるだけである。数値が追加の符
号ビットを有する絶対値として現われる例では、符号ビ
ットだけを総量形成器３２および８４にて分離させる必
要があることは明らかである。

除算器の数値範囲を最適に使用するには、前述した実施
例に基づく４；。４．３　Ｍａ１２の入力周波数が除算
器の出力信号のスイングの１／２に相当するようにする
必要がある。これに対し、斯かる周波数ではフィルター
２の構竹により、出力端子８に発生する信号が出力端子
９から供給されるｌｉ号の２倍となるので、除算器の前
に乗算係数が２の乗算器８６を設ければ、遅延装置の出
力端子５に現われる信号も出力端子９から供給される信
号の２倍になる。斯かる係ｖＪ２による乗算は、乗算器
２２におけると同様に、１ビット位取りをシフトオーバ
ーさせることにより極めて簡単に達成することができる
。

除算器は互いに等しい構成の多数のセクション４０−１
〜４０−ｎを直列に接続して形成する。

なお、第２図には最初のセクション４０−１だけを詳細
に示しであるだけである。遅延装置の出力端子５に発生
する２進数から取出され、入力端子４１−１に供給され
る２進ワードは除数な表わし、これらの２進ワードは記
憶レジスタ４８の入力端子と減算器４２の減算入力端子
とに供給する。フィルター２の出力端子８から取出され
、導線８３を介して第２入力端子４３−１に供給される
２進ワードは減算器の減算入力端子と切換スイッチ４４
の入力端子とに供給する。切換スイッチ４４の他方の入
力端子は減算器４２の出力端子４５に接続する。切換ス
イッチ４４は電子式の多数接点切換スイッチまたはマル
チプレクサとして有効に構成することができる。第２入
力端子４８−１に供給される２進数が第１入力端子４・
１−４に供給される２進数よりも大きいか、またはその
２進数に等しい場合には、減算器４２が符号出力端子４
７に＠３ｍ″１″を発生し、これは出力端子５５−■に
送給されると共に、切換スイッチ４１４を切換えて、減
算器４２の出力端子をこの切換スイッチの出力端子４１
９に接続するようにする。これに対し、入力端子４１−
１に供給される２進数が入力端子４８−１に供給される
２進数よりも大きい場合には減算器４２が出力端子４７
に論理″ＩＯ″を発生し、これは切換スイッチ４ｔを、
その出力端子４９が第２入力端子４Ｂ−１に接続される
ように切り換える。

切換スイッチ４４の出力端子４９を他のすべてのレジス
タ段と並列、従ってレジスタ段４８とも並列にクロック
されるレジスタ段４６の入力端子に接続するため、出力
端子５１−１および５８−１には２進ワードが同時に現
われる。記憶レジスタ４６にだけ乗算係数が２の乗算器
５０を後続させる。なお、この場合の乗算も１ビット位
取りをシフトさせることにより行なう。

セクション４１０−１の出力端子５１−１および５８−
１に現われる２進数をつぎのセクション４０−２の入力
端子４１−２および４３−２に供給し、以下同様に各セ
クションの出力端子に現われる２進数を次段のセクショ
ン入力端子に供給する。セクション４０−２に組込まれ
る減算器（図示せず）によって供給される符号信号も出
力端子５５−２を介して送出させる。出力端子５１−２
および５８−２に発生する２進ワードは成る枝路での算
術処理とは別に、他のクロック位相によって遅延されて
おり、斯かる２進ワードをつぎのセクション４０−８の
入力端子４１−８および４８−３に供給する。除算器に
て形成される商の個々のビットは出力端子５５−１〜５
５−ｎに現われ、特に最上位ビットは出力端子５５−１
に現われ、以下順次対応する低位ビットかつぎのセクシ
ョンの出力端子に現われるが、これらのビットは各セク
ション毎にクロックパルス発生器１２の１クロック位相
分だけ遅延される。これがため、出力端子５５−１〜５
５−ｎをそれぞれシフトレジスタ６０−１〜６０−ｎの
各入力端子に接続する。シフトレジスタ６０−１はｎ個
の多数の段を有し、シフトレジスタ６０−２はｎ−１ｆ
２Ｊの段数を有し、以下順次各シフトレジスタの段数は
減少し、シフトレジスタ６０−ｎは僅か１個の段を有す
るだけである。すべてのシフトレジスタはクロックパル
ス発生器１２からのクロックパルスａｔをシフトパルス
として受信する。このように、成る特定の商の個々のビ
ットはシフトレジスタの出力端子に並列に現われる。

最終セクション４ＩＯ−ｎの第２出力端子５８−ｎは何
処にも接続しないが、シフトレジスタ６０−１〜６０−
ｎの出力端子に同時に現われ、かつ商に関連する除数に
対応する最終セクションの第１出力端子５１−ｎは補正
回路６００Å力端子６５に接続する。この補正回路はシ
フトレジスタＥＩ　Ｏ−１〜６０−ｎによって供給され
る連続出力信号を２進ワードピツトとして並列に受信す
る面入力端子６８も有している。補正回路６６は出力端
子５１−ｎに現われる２進数が予定値に達しない場合に
、シフトレジスタ６０−１〜６０−ｎにより供給される
２進数をその直前と直後の２進数の平均値と交替させる
。

斯種補正回路の一例を第３図に示す。面入力端子６８に
供給される２進数を加Ｗ器７２の一方の入力端子と遅延
回路７０に供給する。遅延回路７０は２制置列に配置し
たレピスタ段７０ａと７０ｂとを具えており、これらの
レジスタ段は第２図のクロックパルス発生器１２のクロ
ックパルスＯ／によって並列に制御する。遅延回路７０
の出力端子７１を加算器７２の他方の入力端子に接続す
る。

２（ｌｉ！ｉｌのレジスタ段７０ａと７０ｂとの間の接
続部を切換スイッチ７４１の一方の入力端子に接続し、
このスイッチの他方の入力端子は加算器７２の出力端子
に接続する。切換スイッチ７４は電子式の切換スイッチ
、即ち処理２進数の位置の数に対応する多数の入・出力
端子を有しているマルチプレクサ形態のものとするのが
好適である。

補正回路６６の除数用の入力端子６５を比較器７６の入
力端子に接続し、この比較器の他方の入力端子【こけ可
調整限界値２進数を供給する。入力端子６５に供給され
る２進数が限界値２進数よりも小さい場合、即ち入力端
子６８に同時に現われる商に関連する除数が限界値２進
数によって定められた限界値以下の場合には、比較器７
６が例えば論理値ｎ　ＩＩＩの出力信号を出力する。比
較器７６の出力端子を遅延段７８に接続する。この遅延
段はフリップ−フロップ形式のものとすることができ、
これにも第２図のクロックパルス４１４１２のクロック
信号ａｔを供給する。従って、比較器７６が出力信号゛
１′″を発生する場合、この出力・信号は１クロック周
期分だけ遅延されて遅延段７Ｂの出力端子に現われる。

この瞬時に、低過ぎる除数値を有している商に関連する
入力端子６３における２進数はレジスタ段７０ａの出力
端子に達する。従って、この瞬時に加算器７２は斯かる
商の直前と直後の２進数を受信し、その和なとり、この
和を係数２で割って平均値を求めるようにする。なお、
この除法は加算器７２の出力端子の対応する接続線の２
進数を単に１ビツトシフトさせることにより行うことが
できる。これと同時に切換スイッチ７４を左側の位置に
切換えて、低過ぎる除数値を有している商の代りに、そ
の両隣りの商の平均値が出力端子７９に現われるように
する。

この場合の条件は、入力端子６５に同時に現わへかつ除
数に対応する２進数が比較器７６の入力端子７５におけ
る限界値２進数よりも大きくて、この比較器が出力信号
として論理Ｎ　ＯＩ＋を供給せしめるようにすることが
できる。値が低過ぎる除数値が幾つも連続して発生する
場合につき以降説明する。

第２図のクロックパルス発生器１２のつぎのりαツク信
号Ｃ１に対して、遅延回路７０の出力端子７１における
値の低過ぎる除数を有゛する不正確な商はさらにシフト
され、また、この不正確な商に続く商はレジスタ段りＯ
ａと７０ｂとの間の接読点７８、従って切換スイッチ７
４の右側入力端子に現われる。これと同時に遅延段７８
は比較器７６の以前の出力信号″′０”を既に受信して
お弧この遅延段はその出力信号を出力端子から供給する
ため、切換スイッチ？４は再び右側位置に切換えられ、
その結果、不正確な商の後に紗く商が出力端子７９に現
われる。これがため、不正確な商はその前後の商の平均
値によって置き換えられる。

少なくとも２つの連続除数の値が低過ぎる場合、このこ
とは信号が短期間消失してしまったことになり、このこ
とは通常ドロップ−アウトと称されている。このような
場合には遅延段７８および比較器７６の出力端子に信号
″′１”が同時に現われるため、これら両出力端子に入
力端子が接続されているＡＮＤ−ゲート８０はその出力
端子８１に論理ＩＩ　Ｉ　Ｉ＋を出力する。この信号を
１ｖ丁かるドロップ−アウトを補償する別の回路に供給
し、例えば、その信号をビデオ・磁気テープ装置に用い
る場合には以前のラインの対応する値をこれらのドロッ
プ−アウト位置に挿入するようにする。

入力端子１に供給される入力信号の最低周波数は０では
ないため、出力端子７から供給され、斯かる入力信号の
周波数を示す２進数も０値に対してシフトされた範曲内
に位置する。上述したビデオ磁気テープ装置の例にて、
入力信号の周波数範囲を８．３ＭＨ７〜４１．８ＭＨ２
とし、クロックパルス発生器１２のクロック周波数を１
７．７８　Ｍ２とし、さらに、サンプリング装置８の出
力端子９に現われる２進数を８ビツトのしさを有するも
のとすると、８．３　ＭＨ７の入力信号で出力端子７に
発生する２進数は１０進数で表わして７９の値を有し、
また４、８　Ｍ！（２の入力信号では１４６の値を有す
る。

これら２つの値の差け６７となるため、出力端子７に現
われる出力信号の精細度は６ビツトよりも（３１） 良好となるも、それは１０進法表示で値７９だけシフト
される。全復調回路の出力信号は、他の信号処理、特に
襞に行うアナログ信号への再変換を簡単とする値０に関
係するため、第２図め出力端子１の後段には減算″ａ（
図示せず）を設けて、これにより出力端子７に発生する
各２進数から対応する最小値を減算する。

【図面の簡単な説明】

第１図は本発明による復調回路の一例を示すブロック線
図１ 第２図は特に簡単、かつ高速除算器を組込んである同じ
く本発明復調回路のブロック線図；第８図は本発明に適
用する補正回路の一例を示すブロック線図である。 ■・−・入力端子　　　　　２・、・フィルター４・・
・遅延装置　　　　　６・・・除算器６ａ・・・乗算器
　　　　　６ｂ・・・逆数値形成器８・・・サンプリン
グ回路　１２・・・クロックパルス発生器１４ｔ１８・
・・レジスタ段　　１８・・・加算段２０・・・レジス
タ段　　　　２２・・・乗算器（８２） ２４・・・加算段　　　　　　８２　、８４．・・・総
撹形戊器８６・・・乗算器　　　　　　４２・・・減算
器４４・・・切換スイッチ ４１６．４８・・記憶レジスタ ５０・・・乗算器 ６０−１〜６０−ｎ・・・シフトレジスタ６６・・・補
正回路　　　　　７０・・・遅延回路７０ａ、７０ｂ・
・・レジスタｖ　７２・・・加算器７４・・・切６スイ
ツチ　　　７６・・・比較器７８・・・遅延段　　　　
　　８０・・・ＡＮＤゲート。 （３Ｂ）　　　　　　　　　　−２；

Claims (1)

1. 【特許請求の範囲】 １　入力信号がとり得る周波数範囲内にて傾斜周波数−
   振幅特性を呈するフィルターによって周波数−変百人力
   信号を復調する回路において、ディジタル成分で復ルｎ
   する場合に、サンプリング装置（８）が均等配分瞬時に
   入力信号からディジタルサンプリング値を発生し、サン
   プリング装置（８）の出力端子（９）を一定の群伝搬時
   間を呈するディジタル−トランスバーサル−フィルター
   形式のフィルター（２）の入力端子と、該フィルター（
   ２）の群伝搬時間に等しい遅延時間を呈する遅延装置（
   ４）の入力端子とに接続し、かつ前記フィルター（２）
   の出力ｔ（Ｍ子（８）を除算器（６）の被除数入力端子
   に接続すると共に、遅延装置（４）の出力端子（５）を
   除算器（６）の除数入力端子に接続して、該除算器（６
   ）が入力信号の瞬時周波数の変化を示す一連のディジタ
   ルワードを発生するようにしたことを特徴とする復調回
   路。 区　特許請求の範囲１記載の復Ｎ８回路において、遅延
   装置（４）がクロックパルス発生！（１２）によって側
   聞される直列配置の数個のレジスタ［Ｑ（１４，１６）
   を具えており、ディジタル−トランスバーサル−フィル
   ター（２）をレジスタ段（１４１，１６）の端子に接続
   するようにしたことを特徴とする復調回路。 ＆　特許請求の範囲１または２に記載の復調回路におい
   て、除算器（６）が複数のセクションを有しており、こ
   れらの各セクションが２個の入力端子（４１，４８）と
   ８個の出力端子（５１，５８，５５）を有し、これらの
   各セクションが、 第２入力端子（４８）に供給される値から第１入力端子
   （４１）に供給される値を減算し、これら２つの値の差
   を差出力端子（４５）に供給すると共に、該差の正負符
   号を第８出力端子（５５）に接続される符号出力端子（
   ４７）に供給する減算段（４１２−）とｆ 該減算段（４２）の符号出力端子（４１７）に現われる
   正符号では差出力兇１１子（４５）を、負符号では第２
   入力端子（４８）をそれぞれ出力端子（４９）に接続す
   る切換スイッチ（４４）と；該切換スイッチ（４４）の
   出力端子（４９）に接続され、かつ乗算′ａ（５０）を
   介して第２出力端子（５３）に接続される第１巾間記憶
   装置（４６）とｔ 第１入力端子（４１）と糖１出力端子（５１）とに接続
   され、前記中間記憶装置（４）と同じクロックパルス発
   生器（１２）によって制御される第２中間記憶装置（４
   １８）　１ とを具えており、第１セクシヨン（４０−１）の第１入
   力端子（４１−１）を遅延装置Ｏ４＋１ａ）の出力端子
   （５）に結合し、第１セクシヨン（４０−１）の第２人
   力連子（４８−１）をフィルター（２）の出力端子（８
   ）に結合させ、かつ各セクション（４０−１，４０〜２
   ＋−−−）の第１および第２出力端子（５１−１，５１
   −２，−−−＋（８） ５ｇ−１，５ｓ−ｚ、−−−）をそれぞれつぎのセクシ
   ョン（４，０−２，４，０−８，−ｍ−）の第１および
   第２入力端子（４１−２，４１−８，−−−＋４３−３
   ４ｓ−ｓ、−−−）に接続し、各セクション（４，０−
   １，４０−２，−−−）の第８出力端子（５５−１，５
   ５−２，−−−）をそれぞれ各シフトレジスタ（８０−
   １１６０−ｆＪ−−−）に接続し、各レジスタをクロッ
   クパルス発生１ｆ（ＩＪ）によって制御し、前記シフト
   レジスタの段数を該シフトレジスタに関連するセクショ
   ンに後続配置されるセクションの数に対応させ、すべて
   のシフトレジスタ（６ｏ−ｔ、６ｏ−２１−−−）の連
   続出力が入力信号の瞬時周波数を示すディジタルワード
   を並列に供給するようにしたことを特徴とする復調回路
   。 表　特許請求の範囲８記載の復調回路において、除算器
   （６）の第１セクシヨン（４ｏ−１）を（”れぞれ総量
   形成！（８２，８４）を介してフィルター（２）の出力
   端子（８）と遅延装置（４）の出力端子（５）とに接続
   するようにしたことを（４） 特徴とする復調回路。 ５、　特許請求の範囲１〜４の何れが１つに記載ノ復θ
   Ｍ＠路において、瞬時的に併給される２進数に関連する
   除数が予定値に達しない場合に、除算器による商として
   供給される２進数を、前記除数に係わる２進数の面前と
   、＠後の２進数の平均値と置換する補正回路（６６）を
   除算器（６）の出方端子の後方に配置したことを特徴と
   する復θＭ回路。 ６　特許請求の範囲５記載の復調回路において、補正回
   路（６６）が、 ２個直列に配置したレジスタ段（７０ａ、７０ｂ）によ
   って形成され、クロックパルスＪｌｌ［（１２）の２つ
   のクロックパルス期間だけ商入力端子に供給される２進
   数を遅延きせる遅延回路（７ｏ）とｉ 該遅延回路（７ｏ）の大刀端子と出方端子とに接続され
   る加算型（７２）と１ 補正回路（６６）の分母入力端子（６５）に接続され、
   該分母入力端子に供給される２進数を可調整限界値−２
   進数と比較し、分母入力端子に供給される２進数が限界
   値−２進数よりも小さい場合に成る論理値の信号を発生
   する比較器（７６）と８ クロックパルス発生器（１２）の１クロックパルス期間
   の遅延時間を呈する遅延段（７８）を介して比較器（７
   ６）によって制御され、かつ該比較器（７６）の出方信
   号の成る論理値で加ｎ器（７２）の出力端子を補正回路
   の出力端子に接続し、前記比較器（７６）の出力信号の
   仙の論理値では前記遅延回路の２つのレジスタ段（７ｏ
   ａ、７ｏｂ）の間の接続点を補正回路の出力端子に接続
   する切換スイッチ（７４）１ とを具えるようにしたことを特徴とする復調回路。