EP0068579A1 - Anordnung zur Demodulation eines frequenzmodulierten Eingangssignals - Google Patents

Anordnung zur Demodulation eines frequenzmodulierten Eingangssignals Download PDF

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EP0068579A1
EP0068579A1 EP82200775A EP82200775A EP0068579A1 EP 0068579 A1 EP0068579 A1 EP 0068579A1 EP 82200775 A EP82200775 A EP 82200775A EP 82200775 A EP82200775 A EP 82200775A EP 0068579 A1 EP0068579 A1 EP 0068579A1
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EP
European Patent Office
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output
input
delay
filter
divider
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EP82200775A
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English (en)
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Walter Demmer
Rolf-Dieter Gutsmann
Jürgen Lenth
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Philips Intellectual Property and Standards GmbH
Koninklijke Philips NV
Original Assignee
Philips Patentverwaltung GmbH
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
    • H03D3/006—Demodulation of angle-, frequency- or phase- modulated oscillations by sampling the oscillations and further processing the samples, e.g. by computing techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/005—Analog to digital conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0054—Digital filters

Definitions

  • the invention relates to an arrangement for demodulating a frequency-modulated input signal by means of a filter which has an inclined frequency-amplitude characteristic in the range of the possible frequencies of the input signal.
  • Frequency-modulated signals are used, for example, in color television technology, i.a. for the two chrominance signals in the SECAM process and in magnetic image recording, the luminance signal being converted into a frequency-modulated signal and recorded in this form on the magnetic tape.
  • This is generally so-called broadband frequency modulation, in which the maximum frequency swing is of the order of the center frequency of the frequency-modulated signal.
  • a number of other circuits for Freauenai modulation are known, for example counter Clock discriminators or ratio detectors, which deliver very good results, especially in the case of narrowband frequency modulation, but which use all coils and capacitors and therefore cannot be implemented as an integrated circuit.
  • a limiter amplifier is connected upstream, which is intended to prevent amplitude demodulation of the frequency-modulated signal generated by interference from having an effect in the demodulated signal.
  • This limiting function can also be moved into the demodulator itself, for example in the case of the ratio detector.
  • the object of the invention is to provide an arrangement of the type mentioned at the outset which can be embodied entirely as an integrated circuit and which, even in the case of broadband frequency modulation with relatively high frequencies of the information signal, achieves good linearity in demodulation with high AM suppression.
  • a sampling device obtains digital samples from the input signal at evenly distributed times, that the output of the sampling device has both the input of the filter designed as a digital transversal filter with a constant group delay and the input of a delay device a delay time equal to the group delay of the filter, and that the output of the filter is connected to a dividend input and the output of the delay device is connected to a divider input of a divider, which supplies a sequence of digital words indicating the course of the instantaneous frequency of the input signal.
  • the arrangement according to the invention can be easily implemented as an integrated circuit.
  • the sequence of digital delivered by the divider words can be processed immediately as a digitized demodulated signal, or the digital words are converted into an analog demodulated signal by a digital-to-analog converter and a low-pass filter.
  • the scanning device contains, for example, an analog-to-digital converter, which can be followed by other elements for preprocessing the digital samples, e.g. Filter switches, which is not important for the present invention, since it is only important that time-discrete digital signals derived from the input signal are derived.
  • an analog-to-digital converter which can be followed by other elements for preprocessing the digital samples, e.g. Filter switches, which is not important for the present invention, since it is only important that time-discrete digital signals derived from the input signal are derived.
  • the delay device contains a series connection of several register stages controlled by a clock generator and that the digital transversal filter is connected to connections of the register stages. In this way, the delay device is also used for the transversal filter, so that there is a simple and space-saving design.
  • a divider constructed in this way only processes unsigned numbers. It is therefore expedient that the first cell of the divider is connected to the output of the filter and the output of the delay device via a respective amount generator. This simplifies the structure of the individual cells.
  • a further embodiment of the invention is therefore characterized in that the output of the divider is followed by a correction circuit which replaces a binary number supplied by the divider as a quotient by the mean of the immediately preceding and the immediately following dual number, if the one currently supplied Divisor belonging to the dual number falls below a predetermined value.
  • the block diagram shown in FIG. 1 shows a scanning device 8 which receives a frequency-modulated signal via the input 1 and which is preferably designed as an analog-digital converter.
  • Sampling device 8 samples the analog signal supplied at input 1 at evenly distributed times, which are determined by a clock generator, not shown.
  • each sample is output in the form of a multi-digit dual word, the individual bits of which are taken in parallel, as indicated by the connection shown as a double line, which therefore actually consists of a plurality of individual lines.
  • the dual words generated at the output 9 are simultaneously fed to a filter 2 and a delay device 4.
  • the filter 2 is a digital transversal filter with a transmission characteristic A (6J) which has a linear characteristic as well as a constant group delay at least in the range of the possible frequencies of the frequency-modulated signal supplied via the input 1.
  • a sequence of dual words is therefore generated at the output 3 of the filter 2, which appear in the same sequence as the dual words at the output 9 and represent the samples of a correspondingly filtered analog signal.
  • the dual words occurring at the output 9 are delayed by a time period which is equal to the group delay of the filter 2, so that dual words occur at the output 5 which correspond to the dual words occurring simultaneously at the output 3 of the filter 2, but samples of the unfiltered Represent input signal.
  • This output signal U a thus indicates the instantaneous frequency of the input signal and is completely independent of the amplitude of this input signal. Applies to the amplitude transfer function the output signal U a is exactly proportional to the frequency of the input signal. However, such a transfer function cannot be produced exactly with little effort. For many applications, however, a good approximation of this ideal transfer function is formed by a sin 2 transfer function, which can be generated much more easily, as will be explained later. However, other transmission functions for the filter are also possible with which, for example, a frequency response correction can be carried out simultaneously.
  • the divider 6 in FIG. 1 contains a reciprocal value generator 6b which consists of a read-only memory which contains a dual word at each memory address which corresponds to the reciprocal of the address. This reciprocal value is fed to a multiplier 6a, which also receives the dual words output by the output 3 directly. Dual words then arise at output 7 with a value equal to the quotient of the two dual words occurring simultaneously at outputs 3 and 5.
  • a reciprocal value generator 6b which consists of a read-only memory which contains a dual word at each memory address which corresponds to the reciprocal of the address.
  • This reciprocal value is fed to a multiplier 6a, which also receives the dual words output by the output 3 directly. Dual words then arise at output 7 with a value equal to the quotient of the two dual words occurring simultaneously at outputs 3 and 5.
  • Fig. 2 the blocks shown in Fig. 1 are shown in more detail.
  • the digital samples of the analog signal supplied at the input 1 at the output 9 of the sampling device 8 are fed to a series connection of two register stages 14 and 16 which take over the dual word present at the input with each clock C1 of the clock generator 12. This also applies to the further register stages in FIG. 2 and to the elements 60-1 to 60-n, so that the clock line is not shown here for the sake of clarity.
  • the two register stages 14 and 16 thus form a delay device with a delay time of two clock periods of the clock generator 12.
  • the delayed dual words are output at the output 5.
  • the dual words occurring at output 9 and at output 5 or on line 17 are fed to the two inputs of an adder stage 18, the output of which is connected to a register stage 20.
  • the output line 23 of this register stage which causes a delay by one clock period, is connected to the one input of a further adder stage 24, the other input of which is realized via a multiplier 22 by a factor of 2, which is most easily implemented by shifting the input of the binary number by one bit is connected to line 17.
  • the out gang of the adder 24 is connected to the output 3 of the filter 2, which here contains the delay device 4 in Fig. 1 by double use of the register stages 14 and 16.
  • the filter 2 in FIG. 2 thus has a pass curve which has a maximum for an input signal with a frequency equal to half the clock frequency. At a quarter of the clock frequency, the curve has an inflection point and an almost linear course on both sides of this inflection point.
  • the luminance signal to be recorded has a signal bandwidth of approximately 2.7 MHz.
  • the input signal thus modulated and fed to the input 1 of the arrangement in FIG. 1 or FIG. 2 has a frequency range from 3.3 MHz to 4.8 MHz, the upper value corresponding to the peak white.
  • the frequency range of this input signal lies in a largely linear range of the pass curve of the filter 2.
  • the output 3 of the filter 2 is a magnitude generator 32 and the output 5 of the delay arrangement is another, preferably equal built amount generator 34 downstream.
  • these are only necessary if it is assumed that negative numbers appear at outputs 3 and 5 in two's complement form. In a representation in which the numbers appear as an absolute value with an additional sign bit, then of course only the sign bit needs to be separated in the magnitude formers 32 and 34.
  • an input frequency of 4.43 MHz should correspond to half the stroke of the output signal of the divider.
  • the structure of the filter 2 causes the signals supplied at the output 3 to be doubled compared to the signals supplied from the output 9, a doubling is also introduced for the signals occurring at the output 5 of the delay device by adding a multiplier 36 to the divider upstream of the factor 2. This multiplication by a factor of 2 can be achieved in the same way as with the multiplier 22 simply by shifting the position by 1 bit.
  • the divider consists of the series connection of a number of cells 40-1 to 40-n, which are constructed identically to one another, so that only the first cell 40-1 is shown in more detail here.
  • the dual words fed to the input 41-1 which are derived from the dual words generated at the output 5 of the delay device and which represent the divisor, are fed to the input of a memory register 48 and to the subtracting input of a subtractor 42.
  • the dual words fed to the second input 43-1 via the connection 33 and derived from the output 3 of the filter 2 are fed to the subtrahend input of the subtractor 42 and to the one input of a switch 44.
  • the other input of the switch 44 which is useful as elek Tronic multi-pole switch or constructed as a multiplexer is connected to the output 45 of the subtractor 42. If the dual number supplied at the second input 43-1 is greater than or equal to the dual number supplied at the first input 41-1, the subtractor 42 generates a logic "1" at the sign output 47, which is output at the output 55-1 and which Switch 44 switches so that the output 45 of the subtractor 42 is connected to the output 49 of the switch. If, on the other hand, the dual number supplied at output 41-1 is greater, subtractor 42 generates a logic "0" at sign output 47, which switches switch 44 so that its output 49 is connected to second input 43-1.
  • the output 49 of the switch 44 is connected to the input of a register stage 46, which is clocked in parallel with all other register stages and thus also with the register stage 48, so that temporally related dual words appear simultaneously at the outputs 51-1, whereby
  • the memory register 46 is only followed by a multiplier 50 by a factor of 2, which is again implemented by a 1-bit shift in position.
  • the dual words occurring at the outputs 51-1 and 53-1 of the cell 40-1 are now fed to the inputs 41-2 and 43-2 of the following cell 40-2 and processed in the same way.
  • the sign signals emitted by the subtractor present in this cell 40-2, which is not shown, are brought out again via the output 55-2.
  • the dual words occurring at the outputs 51-2 and 53-2, which are delayed by a further clock phase in addition to the arithmetic processing in the one branch, are fed to the inputs 41-3 and 43-3 of the following cell 40-3, etc.
  • the individual bits of the quotient formed in the divider now appear at the outputs 55-1 to 55-n, specifically at the output 55-1 the bit of the highest value and at the corresponding outputs of the following cells the bits of descending importance, but delayed from cell to cell by one clock phase of the clock generator 12. Therefore, the outputs 55-1 to 55-n are connected to the series input of a shift register 60-1 to 60-n.
  • the shift register 60-1 has a number of n levels
  • the shift register 60-2 has n-1 levels, etc. up to the shift register 60-n, which has only a single level. All shift registers receive the clock C1 of the clock generator 12 as a shift clock. In this way, the individual bits of a quotient appear in parallel at the outputs of the shift registers.
  • the second output 53-n of the last cell 40-n is not connected, while the first output 51-n of the last cell, which has a binary number corresponding to the quotient that occurs simultaneously at the outputs of the shift registers 60-1 to 60-n Divisor supplies is connected to an input 65 of a correction circuit 66, which further has a quotient input 63, which receives the series output signals supplied by the shift registers 60-1 to 60-n in parallel as bits of a dual word.
  • This correction circuit 66 replaces the dual number supplied by the shift registers 60-1 to 60-n by the mean value from the immediately preceding and immediately following dual number if the dual number occurring at the output 51-n falls below a predetermined value.
  • FIG. 3 An example of such a correction circuit is shown in FIG. 3.
  • the dual number supplied to the quotient input 63 is supplied to the one input of an adder 72 and to a delay circuit 70 which contains two register stages 70a and 70b which are connected in series and are driven in parallel by the clock C1 of the clock generator 12 in FIG. 2.
  • the output 71 of the delay circuit 70 is with connected to the other input of adder 72.
  • the connection 73 of the two register stages 70a and 70b is connected to one input of a switch 74, the other input of which comes from the output of the adder 72.
  • the changeover switch 74 is expediently designed as an electronic changeover switch, ie as a multiplexer with a number of inputs and outputs corresponding to the number of digits of the processed dual numbers.
  • the input 65 of the correction circuit 66 for the divisor is connected to the one input of a comparator 76, the other input of which receives an adjustable threshold dual number. If the dual number supplied at input 65 is smaller than the threshold value dual number, i.e. the divisor belonging to the quotient present at input 63 is below the threshold specified by the threshold value dual number, comparator 76 generates an output signal with, for example, that logical value "1".
  • the output of the comparator 76 leads to a delay circuit 78, which can be designed as a flip-flop and also receives the clock signal C1 from the clock generator 12 in FIG. 2. If the comparator 76 outputs an output signal "1", this appears a clock period later at the output of the delay stage 78.
  • the binary number at the input 63 which belongs to a quotient with a value of the divisor that is too small, is at the output of the register stage 70a arrived.
  • the adder 72 receives the dual number immediately preceding and immediately following this quotient and forms the sum thereof and divides it by a factor of 2 for averaging, which can be done by means of a simple bit shift by connecting the output of the adder 72 accordingly.
  • the switch 74 is switched to the left position, so that instead of the quotient with the divisor value which is too small, the mean value from the adjacent two quotients at the output 79 seems.
  • the inaccurate quotient with the divisor output 71 of the delay circuit 70 which is too small is shifted further, while the quotient following this inaccurate quotient at the connection 73 of the two register stages 70a and 70b and thus on the right Input of the switch 74 appears.
  • the delay stage 78 has taken over the previous output signal "0" from the comparator 76 and outputs it at the output, so that the switch 74 is switched back to the right position and the quotient following the inaccurate quotient appears at the output 79. This means that only the inaccurate quotient is replaced by the mean of the previous and the following quotient.
  • the dual numbers output at the output 7, which indicate the frequency of this input signal are also in a range shifted from the value zero.
  • the frequencies of the input signal are in the range of 3.3 MHz and 4.8 MHz and the clock frequency of the clock 12 has a value of 17.73 MHz
  • the dual numbers occurring at the output 9 of the scanner 8 are 8 bits long, dual numbers occur at the output 7, which have a value of 79 in decimal terms for an input signal of 3.3 MHz and a value of 146 for 4.8 MHz .
  • output 7 in FIG. 2 can be followed by a subtractor (not shown), which occurs at each output 7 Binary number subtracts the corresponding minimum value.

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  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
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  • Processing Of Color Television Signals (AREA)

Abstract

Das frequenzmodulierte Eingangssignal wird mit einer ausreichend hohen Abtastrate in ein zeitdiskretes und amplitudendiskretes Digitalsignal umgewandelt. Dieses wird einem einfachen Transversalfilter (2) mit einer geneigten Amplitudenkennlinie, insbesondere mit einer sin²-Übertragungsfunktion und mit konstanter Gruppenlaufzeit und einer Verzögerungseinrichtung (4) mit einer Verzögerungszeit gleich der Gruppenlaufzeit zugeführt. Das Ausgangssignal des Filters wird einem Dividendeneingang und das Ausgangssignal der Verzögerungseinrichtung wird einem Divisoreingang eines Dividierers (6) zugeführt, in dessen Quotient die Amplitude des Eingangssignals nicht mehr enthalten ist, sondern nur die Frequenz entsprechend der Amplitudenkennlinie des Filters. Auf diese Weise wird ein Frequenzdemodulator mit sehr guter AM-Unterdrückung und ausreichender Linearität bei Breitband-FM realisiert. Der Dividierer ist nach dem «Pipeline-Prinzip» aus einer Anzahl untereinander gleich aufgebauter Zellen entsprechend der Stellenzahl der verarbeiteten digitalen Signale aufgebaut. Dadurch kann mit sehr begrenztem Aufwand eine ausreichend hohe Verarbeitungsgeschwindigkeit erreicht werden. Um Fehler bzw. Ungenauigkeiten bei kleinen Divisoren zu vermeiden, ist eine Korrekturschaltung vorgesehen.

Description

  • Die Erfindung betrifft eine Anordnung zur Demodulation eines frequenzmodulierten Eingangssignals mittels eines Filters, das im Bereich der möglichen Frequenzen des Eingangssignals eine geneigte Frequenz-Amplituden-Kennlinie aufweist.
  • Derartige Anordnungen werden benötigt, um ein frequenzmoduliertes Signal in das Basisband umzusetzen, d.h. um die ursprüngliche Information zurückzugewinnen. Frequenzmodulierte Signale werden beispielsweise in der Farbfernsehtechnik verwendet, u.a. für die beiden Farbartsignale beim SECAM-Verfahren und bei der magnetischen Bildaufzeichnung, wobei das Leuchtdichte-Signal in ein frequenzmoduliertes Signal umgewandelt und in dieser Form auf dem Magnetband aufgezeichnet wird. Dabei handelt es sich allgemein um sogenannte Breitband-Frequenzmodulation, bei der der maximale Frequenzhub in der Größenordnung der Mittenfrequenz des frequenzmodulierten Signals liegt.
  • Eine Anordnung der eingangs genannten Art ist bekannt, beispielsweise aus "Elektronik-Arbeitsblätter", Franzis-Verlag München. Bei diesen bekannten Anordnungen ist das Filter mit Spulen und Kondensatoren aufgebaut, beispielsweise als Resonanzkreis ausgebildet. Derartige Schaltungen sind zwar relativ einfach, jedoch können die damit erzielbaren Ergebnisse höhere Anforderungen nicht befriedigen, insbesondere ist eine Anordnung mit einem Resonanzkreis nicht für Breitband-Frequenzmodulation geeignet. Schwierigkeiten ergeben sich auch, wenn das Nutzsignal im Basisband, d.h. die modulierende Frequenz, nahe an die Mittenfrequenz des frequenzmodulierten Signals heranreicht. Es sind noch eine Reihe anderer Schaltungen zur Freauenaiemodulation bekannt, beispielsweise Gegentakt-Diskriminatoren oder Ratio-Detektoren, die zwar insbesondere bei Schmalband-Frequenzmodulation recht gute Ergebnisse liefern, die jedoch alle Spulen und Kondensatoren verwenden und somit nicht als integrierte Schaltung ausgeführt werden können.
  • Bei praktisch allen bekannten Frequenzdemodulatorschaltungen wird ein Begrenzerverstärker vorgeschaltet, der verhindern soll, daß eine durch Störungen erzeugte Amplitudendemodulation des frequenzmodulierten Signals sich in dem demodulierten Signal auswirkt. Diese Begrenzungsfunktion kann auch in den Demodulator selbst hinein verlegt werden, beispielsweise beim Ratio-Detektor.
  • Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, die vollständig als integrierte Schaltung ausgebildet werden kann und die auch bei Breitband-Frequenzmodulation mit relativ hohen Frequenzen des Informationssignals eine gute Linearität der Demodulation mit hoher AM-Unterdrückung erreicht. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zur Demodulation mit digitalen Elementen eine Abtasteinrichtung aus dem Eingangssignal zu gleichmäßig verteilten Zeitpunkten digitale Abtastwerte gewinnt, daß der Ausgang der Abtasteinrichtung sowohl mit dem Eingang des als digitales Transversalfilter mit konstanter Gruppenlaufzeit ausgeführten Filters und dem Eingang einer Verzögerungseinrichtung mit einer Verzögerungszeit gleich der Gruppenlaufzeit des Filters verbunden ist, und daß der Ausgang des Filters mit einem Dividendeneingang und der Ausgang der Verzögerungseinrichtung mit einem Divisoreingang eines Dividierers verbunden ist, der eine den Verlauf der Momentanfrequenz des Eingangssignals angebende Folge von Digitalwörtern liefert. Durch die Verwendung von ausschließlich digitalen Elementen läßt sich die erfindungsgemäße Anordnung ohne weiteres als integrierte Schaltung ausführen. Die vom Dividierer gelieferte Folge von Digitalwörtern kann unmittelbar als digitalisiertes demoduliertes Signal weiterverarbeitet werden, oder die Digitalwörter werden durch einen Digital-Analog-Wandler und ein Tiefpaßfilter in ein analoges demoduliertes Signal umgewandelt.
  • Die Abtasteinrichtung enthält beispielsweise einen Analog-Digital-Wandler, dem noch andere Elemente zur Vorverarbeitung der digitalen Abtastwerte nachgeschaltet sein können, wie z.B. Filterweichen, was für die vorliegende Erfindung jedoch nicht von Bedeutung ist, da es nur darauf ankommt, daß vom Eingangssignal abgeleitete zeitdiskrete digitale Signale abgeleitet werden.
  • Für die praktische Ausführung ist es zweckmäßig, daß die Verzögerungseinrichtung eine Reihenschaltung mehrerer von einem Taktgeber gesteuerter Registerstufen enthält und daß das digitale Transversalfilter an Anschlüsse der Registerstufen angeschlossen ist. Auf diese Weise wird die Verzögerungseinrichtung mit für das Transversalfilter verwendet, so daß sich ein einfacher und platzsparender Aufbau ergibt.
  • Der Dividierer kann in verschiedener Weise ausgeführt sein, beispielsweise kann dem Divisoreingang eine Anordnung zur Bildung des Kehrwertes nachgeschaltet sein, die zweckmäßig als Festwertspeicher ausgebildet ist, und der Ausgang dieses Festwertspeichers und des Filters führen auf einen Multiplizierer, der für hohe Verarbeitungsgeschwindigkeiten mit tragbarem Aufwand ausführbar ist. Eine andere Ausbildung des Dividierers ist nach einer weiteren Ausgestaltung der Erfindung dadurch gekennzeichnet, daß der Dividierer Zellen mit je zwei Eingängen und drei Ausgängen aufweist, von denen jede enthält:
    • eine Substrahierstufe, die den am ersten Eingang zugeführten Wert von dem an zweiten Eingang zugeführten Wert subtrahiert und die Differenz beider Werte an einem Differenzausgang und das Vorzeichen an einem mit dem dritten Ausgang verbundenen Vorzeichenausgang abgibt,
    • einen Umschalter, der bei einem positiven Vorzeichen am Vorzeichenausgang der Subtrahierstufe deren Differenzausgang und bei negativem Vorzeichen den zweiten Eingang mit seinem Ausgang verbindet, einen ersten, mit dem Ausgang des Umschalters verbundenen Zwischenspeicher, der über einen Multiplizierer mit dem zweiten Ausgang verbunden ist,
    • einen zweiten, mit dem ersten Eingang und dem ersten Ausgang verbundenen Zwischenspeicher, wobei beide Zwischenspeicher vom Taktgeber gesteuert werden,

    daß der erste Eingang der ersten Zelle mit dem Ausgang der Verzögerungsanordnung und der zweite Eingang der ersten Zelle mit dem Ausgang des Filters gekoppelt und der erste bzw. der zweite Ausgang jeder Zelle mit dem ersten bzw. dem zweiten Eingang jeder folgenden Zelle und der dritte Ausgang jeder Zelle mit je einem vom Taktgeber gesteuerten Schieberegister verbunden ist, dessen Stufenzahl der Anzahl Zellen entspricht, die der zu diesem Schieberegister gehörigen Zelle noch folgen, wobei die Serienausgänge aller Schieberegister parallel die die Momentanfrequenz des Eingangssignals angebenden Digitalwörter abgeben. Ein derartiger Dividierer arbeitet nach dem "Pipeline-Prinzip", wobei die Information also schrittweise durchgeschoben wird und somit mit einer konstanten Verzögerung am Ausgang erscheint. Jedem Bit des am Ausgang des Dividierers erscheinenden Digitalwortes ist eine Zelle zugeordnet, und diese Bits werden durch die nachgeschalteten Schieberegister so verzögert, daß die Bits des Digitalwortes parallel erscheinen. Da die dadurch entstehende zeitliche Verschiebung für alle Digitalwörter konstant ist, wirkt sie sich im demodulierten Signal nicht aus.
  • Ein derart aufgebauter Dividierer verarbeitet nur vorzeichenlose Zahlen. Es ist daher zweckmäßig, daß die erste Zelle des Dividierers mit dem Ausgang des Filters und dem Ausgang der Verzögerungseinrichtung über je einen Betragsbildner verbunden ist. Dadurch wird der Aufbau der einzelnen Zellen vereinfacht.
  • Da ein Dividierer bei sehr kleinen Werten des Nenners überlaufen kann, d.h. der Quotient überschreitet den Wertebereich des Dividierers und die ausgegebenen Bits des Quotienten enthalten alle den logischen Wert "1", oder bei einem gleichzeitig kleinen Wert des Dividenden ein sehr ungenaues Ergebnis entsteht, da die im Dividenden und Divisor enthaltenen Quantisierfehler sich sehr stark auswirken, muß der vom Dividierer in solchen Fällen erzeugte Quotient korrigiert werden. Eine weitere Ausgestaltung der Erfindung ist daher dadurch gekennzeichnet, daß dem Ausgang des Dividierers eine Korrekturschaltung nachgeschaltet ist, die eine vom Dividierer als Quotient gelieferte Dualzahl durch den Mittelwert aus der zeitlich unmittelbar vorhergehenden und der zeitlich unmittelbar nachfolgenden Dualzahl ersetzt, wenn der zu der momentan gelieferten Dualzahl gehörige Divisor einen vorgegebenen Wert unterschreitet. Da ein solcher Fall bei einem periodischen Eingangssignal normalerweise nur bei jeweils einem innerhalb mehrerer aufeinanderfolgender Eingangssignalwerte auftritt, und andererseits die Frequenz des Eingangssignals sich zwischen zwei Abtastwerten nicht wesentlich verändert, wird durch diese Verwendung des Mittelwertes anstelle des korrekten Quotienten, kein großer Fehler erzeugt.
  • Eine derartige Korrekturschaltung ist vorzugsweise dadurch gekennzeichnet, daß die Korrekturschaltung enthält:
    • eine Verzögerungsschaltung aus zwei in Reihe geschalteten Registerstufen, die die am Quotienten-
    • eingang zugeführten Dualwörter um zwei Taktperioden des Taktgebers verzögert,
    • einen an den Eingang und den Ausgang der Verzögerungsschaltung angeschlossenen Addierer,
    • einen mit dem Nennereingang der Korrekturschaltung verbundenen Vergleicher, der die am Nennereingang zugeführte Dualzahl mit einer einstellbaren Schwellwert-Dualzahl vergleicht und ein Signal mit dem einen logischen Wert erzeugt, wenn die zugeführte Dualzahl kleiner ist als die Schwellwert-Dualzahl,
    • eine vom Vergleicher über eine Verzögerungsstufe mit einer Verzögerungszeit von einer Taktperiode des Taktgebers gesteuerten Umschalter, der beim einen logischen Wert des Ausgangssignals des Vergleichers den Ausgang des Addierers und beim anderen logischen Wert die Verbindung der zwei Registerstufen der Verzögerungsschaltung mit dem Ausgang der Korrekturschaltung verbindet.
  • Auf diese Weise kann der Quotient bei zu kleinen Werten des Divisors leicht durch den Mittelwert der benachbarten Quotienten ersetzt werden.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen
    • Fig. 1 ein Blockschaltbild einer afindungsgemäßen Anordnung zur Demodulation,
    • Fig. 2 ein detaillierteres Blockschaltbild einer derartigen Anordnung mit einem besonders einfachen und schnellen Dividierer,
    • Fig. 3 das Blockschaltbild einer Korrekturschaltung.
  • Das in Fig. 1 dargestellte Blockschaltbild zeigt eine Abtasteinrichtung 8, die über den Eingang 1 ein frequenzmoduliertes Signal erhält und die vorzugsweise als Analog-Digital-Wandler ausgebildet ist. Diese Abtasteinrichtung 8 tastet das am Eingang 1 zugeführte analoge Signal zu gleichmäßig verteilten Zeitpunkten ab, die durch einen nicht dargestellten Taktgeber bestimmt werden. Am Eingang 9 wird jeder Abtastwert in Form eines mehrstelligen Dualwortes abgegeben, dessen einzelne Bits parallel abgenommen werden, wie die als doppelte Linie dargestellte Verbindung andeutet, die also tatsächlich aus einer Mehrzahl von einzelnen Leitungen besteht.
  • Die am Ausgang 9 erzeugten Dualwörter werden gleichzeitig einem Filter 2 und einer Verzögerungseinrichtung 4 zugeführt. Das Filter 2 ist ein digitales Transversalfilter mit einer Ubertragungskennlinie A(6J), die zumindest im Bereich der möglichen Frequenzen des über den Eingang 1 zugeführten frequenzmodulierten Signals eine möglichst lineare Kennlinie sowie eine konstante Gruppenlaufzeit aufweist. Am Ausgang 3 des Filters 2 wird daher eine Folge von Dualwörtern erzeugt, die in der gleichen Folge wie die Dualwörter am Ausgang 9 auftreten und die Abtastwerte eines entsprechend gefilterten analogen Signals darstellen. In der Verzögerungseinrichtung 4 werden die am Ausgang 9 auftretenden Dualwörter um eine Zeitdauer verzögert, die gleich der Gruppenlaufzeit des Filters 2 ist, so daß am Ausgang 5 Dualwörter auftreten, die den gleichzeitig am Ausgang 3 des Filters 2 auftretenden Dualwörtern entsprechen, jedoch Abtastwerte des ungefilterten Eingangssignals darstellen.
  • Die an den Ausgängen 3 und 5 auftretenden Dualwörter werden nun dem Dividierer 6 zugeführt, in dem jedes am Ausgang 3 auftretende Dualwort durch das gleichzeitig am Ausgang 5 i auftretende Dualwort dividiert wird, und der Quotient erscheint jeweils am Ausgang 7. Der Zusammenhang zwischen dem durch die Folge der am Ausgang 7 abgegebenen Dualwörter gebildeten Signal Ua und dem am Eingang 1 zugeführten Eingangssignal U(t)sin(Jt ist dann folgender:
    Figure imgb0001
    wobei τ die Gruppenlaufzeit des Filters 2 ist.
  • Dieses Ausgangssignal Ua gibt also die Momentanfrequenz des Eingangssignal an und ist völlig unabhängig von der Amplitude dieses Eingangssignals. Gilt für die Amplitudenübertragungsfunktion
    Figure imgb0002
    so ist das Ausgangssignal Ua exakt proportional der Frequenz des Eingangssignals. Eine derartige Übertragungsfunktion läßt sich jedoch mit geringem Aufwand nicht exakt herstellen. Eine gute Annäherung dieser idealen Übertragungsfunktion wird jedoch für viele Anwendungen durch eine sin2-Ubertra- gungsfunktion gebildet, die wesentlich einfacher erzeugt werden kann, wie später erläutert wird. Es sind außerdem jedoch noch andere Übertragungsfunktionen für das Filter möglich, mit denen z.B. eine Frequenzgangkorrektur gleichzeitig durchgeführt werden kann.
  • Es ist zu berücksichtigen, daß bei einem Divisor mit dem Wert Null im Dividierer ein Überlauf entsteht, der zu einem falschen Ergebnis führt. Daher muß in dem Dividierer 6 noch eine Einrichtung vorhanden sein, die prüft, ob der Wert des Divisors gleich Null ist. In diesem Falle wird nicht das Divisionsergebnis verwendet, sondern beispielsweise der Mittelwert aus dem vorhergehenden und dem folgenden Divisionsergebnis. Auch wenn sowohl der Divident wie auch der Divisor, d.h. die beiden an den Ausgängen 3 und 5 auftretenden Dualwörter, gleichzeitig sehr kleine Werte haben, auch wenn sie noch nicht Null sind, müssen entsprechende Maßnahmen ergriffen werden.
  • Der Dividierer 6 enthält in Fig. 1 einen Kehrwertbildner 6b, der aus einem Festwertspeicher besteht, der an jeder Speicheradresse ein Dualwort enthält, das dem Kehrwert der Adresse entspricht. Dieser Kehrwert wird einem Multiplizierer 6a zugeführt, der außerdem direkt die vom Ausgang 3 abgegebenen Dualwörter erhält. Am Ausgang 7 entstehen dann Dualwörter mit einem Wert gleich dem Quotienten der beiden gleichzeitig an den Ausgängen 3 und 5 auftretenden Dualwörter.
  • In Fig. 2 sind die in Fig. 1 dargestellten Blöcke detaillierter gzeigt. Die am Ausgang 9 der Abtasteinrichtung 8 erzeugten digitalen Abtastwerte des am Eingang 1 zugeführten analogen Signals werden einer Reihenschaltung von zwei Registerstufen 14 und 16 zugeführt, die mit jedem Takt Cl des Taktgebers 12 das am Eingang anliegende Dualwort übernehmen. Dies gilt auch für die weiteren Registerstufen in Fig. 2 sowie für die Elemente 60-1 bis 60-n, so daß die Taktleitung hier der Übersichtlichkeit halber nicht dargestellt ist. Die beiden Registerstufen 14 und 16 bilden somit eine Verzögerungseinrichtung mit einer Verzögerungszeit von zwei Taktperioden des Taktgebers 12. Die verzögerten Dualwörter werden am Ausgang 5 abgegeben.
  • Die am Ausgang 9 sowie am Ausgang 5 bzw. auf der Leitung 17 auftretenden Dualwörter werden den beiden Eingängen einer Addierstufe 18 zugeführt, deren Ausgang mit einer Registerstufe 20 verbunden ist. Die Ausgangsleitung 23 dieser Registerstufe, die eine Verzögerung um eine Taktperiode bewirkt, ist mit dem einen Eingang einer weiteren Addierstufe 24 verbunden, deren anderer Eingang über einen Multiplizierer 22 mit dem Faktor 2, der am einfachsten durch eine Stellenverschiebung der zugeführten Dualzahl um ein Bit realisiert wird, mit der Leitung 17 verbunden ist. Der Ausgang der Addierstufe 24 ist mit dem Ausgang 3 des Filters 2 verbunden, das hier durch doppelte Ausnutzung der Registerstufen 14 und 16 die Verzögerungseinrichtung 4 in Fig. 1 mit enthält. Zwischen den Signalen am Ausgang 9 und am Ausgang 3 besteht nun ein Zusammenhang gemäß folgender Übertragungsfunktion
    Figure imgb0003
    mit dem Amplitudengang
    Figure imgb0004
    wobei ωT = 2π. fT und fT die Frequenz des Taktes Cl des Taktgebers 12 ist.
  • Das Filter 2 in Fig. 2 hat also eine Durchlaßkurve, die ein Maximum bei einem Eingangssignal mit einer Frequenz gleich der halben Taktfrequenz aufweist. Bei einem Viertel der Taktfrequenz hat die Kurve einen Wendepunkt und beiderseits dieses Wendepunktes einen annähernd linearen Verlauf.
  • In einem praktischen Beispiel einer Anwendung in einem Video-Magnetbandgerät hat das aufzuzeichnende Luminanzsignal eine Signalbandbreite von ca. 2,7 MHz. Das damit modulierte und dem Eingang 1 der Anordnung in Fig. 1 bzw. Fig. 2 zugeführte Eingangssignal hat einen Frequenzbereich von 3,3 MHz bis 4,8 MHz, wobei der obere Wert dem Spitzenweiß entspricht. Bei einer Taktfrequenz von 17,73 MHz liegt der Frequenzbereich dieses Eingangssignals in einem weitgehend linearen Bereich der Durchlaßkurve des Filters 2.
  • Da der nachfolgende Dividierer aus den Zellen 40-1 bis 40-n nur vorzeichenlose Zahlen verarbeitet, ist dem Ausgang 3 des Filters 2 ein Betragsbildner 32 und dem Ausgang 5 der Verzögerungsanordnung ein weiterer, vorzugsweise gleich aufgebauter Betragsbildner 34 nachgeschaltet. Diese sind allerdings nur notwendig, wenn davon ausgegangen wird, daß negative Zahlen an den Ausgängen 3 bzw. 5 in Zweierkomplementdarstellung auftreten. Bei einer Darstellung, bei der die Zahlen als Absolutwert mit einem zusätzlichen Vorzeichenbit auftreten, braucht in den Betragsbildnern 32 und 34 dann selbstverständlich nur das Vorzeichenbit abgetrennt zu werden.
  • Um den Wertebereich des Dividierers möglichst optimal auszunutzen, soll einer Eingangsfrequenz von 4,43 MHz gemäß dem vorher erwähnten praktischen Beispiel der halbe Hub des Ausgangssignals des Dividierers entsprechen. Da andererseits bei dieser Frequenz durch den Aufbau des Filters 2 eine Verdopplung der am Ausgang 3 gelieferten Signale gegenüber dem vom Ausgang 9 zugeführten Signale auftritt, wird auch für die am Ausgang 5 der Verzögerungseinrichtung auftretenden Signale eine Verdopplung eingeführt, indem dem Dividierer ein Multiplizierer 36 mit dem Faktor 2 vorgeschaltet wird. Diese Multiplikation um den Faktor 2 kann in gleicher Weise wie bei dem Multiplizierer 22 ganz einfach durch eine Stellenverschiebung um 1 Bit erreicht werden.
  • Der Dividierer besteht aus der Reihenschaltung einer Anzahl Zellen 40-1 bis 40-n, die untereinander gleich aufgebaut sind, so daß hier nur die erste Zelle 40-1 ausführlicher dargestellt ist. Die dem Eingang 41-1 zugeführten Dualwörter, die von dem am Ausgang 5 der Verzögerungseinrichtung erzeugten Dualwörter abgeleitet sind und die den Divisor darstellen, werden dem Eingang eines Speicherregisters 48 und dem Subtrahiereingang eines Subtrahierers 42 zugeführt. Die dem zweiten Eingang 43-1 über die Verbindung 33 zugeführten, vom Ausgang 3 des Filters 2 abgeleiteten Dualwörter werden dem Subtrahendeneingang des Subtrahierers 42 sowie dem einen Eingang eines Umschalters 44 zugeführt. Der andere Eingang des Umschalters 44, der zweckmäßig als elektronischer mehrpoliger Umschalter bzw. als Multiplexer aufgebaut ist, ist mit dem Ausgang 45 des Subtrahierers 42 verbunden. Wenn die am zweiten Eingang 43-1 zugeführte Dualzahl größer als die oder gleich der am ersten Eingang 41-1 zugeführte Dualzahl ist, erzeugt der Subtrahierer 42 am Vorzeichenausgang 47 eine logische "1", die am Ausgang 55-1 herausgeführt wird und die den Umschalter 44 so umschaltet, daß der Ausgang 45 des Subtrahierers 42 mit dem Ausgang 49 des Umschalters verbunden ist. Wenn dagegen die am Ausgang 41-1 zugeführte Dualzahl größer ist, erzeugt der Subtrahierer 42 am Vorzeichenausgang 47 eine logische "0", die den Umschalter 44 so schaltet, daß sein Ausgang 49 mit dem zweiten Eingang 43-1 verbunden ist.
  • Der Ausgang 49 des Umschalters 44 ist mit dem Eingang einer Registerstufe 46 verbunden, die parallel mit allen anderen Registerstufen und damit auch mit der Registerstufe 48 getaktet wird, so daß an den Ausgängen 51-1 und 53-1 zeitlich zusammengehörige Dualwörter gleichzeitig erscheinen, wobei dem Speicherregister 46 lediglich ein Multiplizierer 50 mit dem Faktor 2 nachgeschaltet ist, der wieder durch eine Stellenverschiebung um 1 Bit realisiert ist.
  • Die an den Ausgängen 51-1 und 53-1 der Zelle 40-1 auftretenden Dualwörter werden nun den Eingängen 41-2 und 43-2 der folgenden Zelle 40-2 zugeführt und in gleicher Weise verarbeitet. Die von dem in dieser Zelle 40-2 vorhandenen Subtrahierer, der nicht dargestellt ist, abgegebenen Vorzeichensignale werden wieder über den Ausgang 55-2 herausgeführt. Die am Ausgang 51-2 und 53-2 auftretenden Dualwörter, die außer der arithmetischen Verarbeitung in dem einen Zweig um eine weitere Taktphase verzögert sind, werden den Eingängen 41-3 und 43-3 der folgenden Zelle 40-3 zugeführt, usw. An den Ausgängen 55-1 bis 55-n treten nun die einzelnen Bits des im Dividierer gebildeten Quotienten auf, und zwar am Ausgang 55-1 das Bit höchster Wertigkeit und an den entsprechenden Ausgängen der folgenden Zellen die Bits absteigender Wertigkeit, jedoch von Zelle zu Zelle um jeweils eine Taktphase des Taktgebers 12 verzögert. Daher sind die Ausgänge 55-1 bis 55-n mit dem Serieneingang je eines Schieberegisters 60-1 bis 60-n verbunden. Dabei weist das Schieberegister 60-1 eine Anzahl von n Stufen auf, das Schieberegister 60-2 hat n-1 Stufen, usw. bis zum Schieberegister 60-n, das nur noch eine einzige Stufe hat. Alle Schieberegister erhalten den Takt Cl des Taktgebers 12 als Schiebetakt. Auf diese Weise treten an den Ausgängen der Schieberegister die einzelnen Bits jeweils eines Quotienten parallel auf.
  • Der zweite Ausgang 53-n der letzten Zelle 40-n ist nicht angeschlossen, während der erste Ausgang 51-n der letzten Zelle, der eine Dualzahl entsprechend dem zu dem gleichzeitig an den Ausgängen der Schieberegister 60-1 bis 60-n auftretenden Quotienten gehörenden Divisor liefert, ist mit einem Eingang 65 einer Korrekturschaltung 66 verbunden, die ferner einen Quotienteneingang 63 aufweist, der die von den Schieberegistern 60-1 bis 60-n gelieferten Serienausgangssignale als Bits eines Dualwortes parallel erhält. Diese Korrekturschaltung 66 ersetzt die von den Schieberegistern 60-1 bis 60-n gelieferte Dualzahl durch den Mittelwert aus der zeitlich unmittelbar vorhergehenden und zeitlich unmittelbar folgenden Dualzahl, wenn die am Ausgang 51-n auftretende Dualzahl einen vorbestimmten Wert unterschreitet.
  • Ein Beispiel für eine derartige Korrekturschaltung ist in Fig. 3 dargestellt. Die dem Quotienteneingang 63 zugeführte Dualzahl wird dem einen Eingang eines Addierers 72 sowie einer Verzögerungsschaltung 70 zugeführt, die zwei in Reihe geschaltete Registerstufen 70a und 70b enthält, die parallel von dem Takt Cl des Taktgebers 12 in Fig. 2 angesteuert werden. Der Ausgang 71 der Verzögerungsschaltung 70 ist mit dem anderen Eingang des Addierers 72 verbunden. Die Verbindung 73 der beiden Registerstufen 70a und 70b ist mit dem einen Eingang eines Umschalters 74 verbunden, dessen anderer Eingang von dem Ausgang des Addierers 72 kommt. Der Umschalter 74 ist zweckmäßig als elektronischer Umschalter, d.h. als Multiplexer mit einer der Stellenzahl der verarbeiteten Dualzahlen entsprechenden Anzahl von Eingängen und Ausgängen, ausgeführt.
  • Der Eingang 65 der Korrekturschaltung 66 für den Divisor ist mit dem einen Eingang eines Vergleichers 76 verbunden, dessen anderer Eingang eine einstellbare Schwellwert-Dualzahl erhält. Wenn die am Eingang 65 zugeführte Dualzahl kleiner ist als die Schwellwert-Dualzahl, d.h. der Divisor, der zu dem gleichzeitig am Eingang 63 anliegenden Quotienten gehört, liegt unterhalb der durch die Schwellwert-Dualzahl vorgegebene Schwelle, erzeugt der Vergleicher 76 ein Ausgangssignal mit beispielsweise dem logischen Wert "1". Der Ausgang des Vergleichers 76 führt auf eine Verzögerungss-cufe 78, die als Flip-Flop ausgeführt sein kann und ebenfalls das Taktsignal Cl des Taktgebers 12 in Fig. 2 erhält. Wenn also der Vergleicher 76 ein Ausgangssignal "1" abgibt, erscheint dies eine Taktperiode später am Ausgang der Verzögerungsstufe 78. Zu diesem Zeitpunkt ist die Dualzahl am Eingang 63, die zu einem Quotienten mit einem zu kleinen Wert des Divisors gehört, am Ausgang der Registerstufe 70a angelangt. Der Addierer 72 erhält in diesem Augenblick also die diesem Quotienten zeitlich unmittelbar vorhergehende und zeitlich unmittelbar nachfolgende Dualzahl und bildet die Summe daraus und dividiert diese zur Mittelwertbildung durch den Faktor 2, was mittels einer einfachen Bitverschiebung durch entsprechende Verbindung des Ausgangs des Addierers 72 erfolgen kann. Gleichzeitig wird der Umschalter 74 in die linke Stellung umgeschaltet, so daß anstelle des Quotienten mit dem zu kleinen Divisorwert der Mittelwert aus den benachbarten beiden Quotienten am Ausgang 79 erscheint. Dabei wird vorausgesetzt, daß die gleichzeitig am Eingang 65 erscheinende Dualzahl entsprechend dem Divisor größer als die Schwellwert-Dualzahl am Eingang 75 des Vergleichers 76 ist, so daß dieser als Ausgangssignal eine logische "0" abgibt. Der Fall mehrerer aufeinanderfolgender zu kleiner Divisorwerte wird anschließend behandelt.
  • Mit dem nächsten Taktsignal Cl des Taktgebers 12 in Fig. 2 wird der ungenaue Quotient mit dem zu kleinen Divisor-Ausgang 71 der Verzögerungsschaltung 70 weitergeschoben, während der diesem ungenauen Quotient folgende Quotient an der Verbindung 73 der beiden Registerstufen 70a und 70b und somit am rechten Eingang des Umschalters 74 erscheint. Gleichzeitig hat die Verzögerungsstufe 78 das vorhergehende Ausgangssignal "0" des Vergleichers 76 übernommen und gibt dieses am Ausgang ab, so daß der Umschalter 74 wieder in die rechte Lage umgeschaltet wird und damit der dem ungenauen Quotient folgende Quotient am Ausgang 79 erscheint. Dadurch ist also nur der ungenaue Quotient durch den Mittelwert des vorhergehenden und des nachfolgenden Quotienten ersetzt.
  • Falls mindestens zwei unmittelbar aufeinanderfolgende Divisoren einen zu kleinen Wert haben, ist dies ein Hinweis daraufhin, daß ein kurzzeitiger Signalausfall, ein sogenannter "Dropout", vorliegt. In diesem Falle liegt am Ausgang der Verzögerungsstufe 78 und des Vergleichers 76 gleichzeitig ein Signal "1" vor, so daß das UND-Glied 80, dessen Eingänge mit diesen beiden Ausgängen verbunden sind, am Ausgang 81 eine logische "1" abgibt. Dieses Signal wird einer weiteren Korrekturschaltung zum Ausgleich derartiger Signalausfälle zugeführt, die beispielsweise an solchen Stellen bei der Anwendung in einem Video-Magnetbandgerät die entsprechenden Werte der vorhergehenden Zeile einsetzt.
  • Da die unterste vorkommende Frequenz des dem Eingang 1 zugeführten Eingangssignals von Null verschieden ist, liegen die am Ausgang 7 abgegebenen Dualzahlen, die die Frequenz dieses Eingangssignals angeben, ebenfalls in einem gegenüber dem Wert Null verschobenen Bereich. Wenn von dem vorher erwähnten Beispiel eines Video-Magnetbandgerätes ausgegangen wird, bei dem die Frequenzen des Eingangssignals in einem Bereich von 3,3 MHz und 4,8 MHz liegen und die Taktfrequenz des Taktgebers 12 einen Wert von 17,73 MHz hat, und angenommen wird, daß die am Ausgang 9 des Abtasters 8 auftretenden Dualzahlen 8 Bit lang sind, treten am Ausgang 7 Dualzahlen auf, die bei einem Eingangssignal von 3,3 MHz dezimal ausgedrückt einen Wert von 79 und bei 4,8 MHz einen Wert von 146 haben. Die Differenz zwischen diesen beiden Werten beträgt 67, so daß die Auflösung des Ausgangssignals am Ausgang 7 besser als 6 Bit ist, jedoch um den Wert 79 dezimal ausgedrückt verschoben. Um das Ausgangssignal der gesamten Demodulationsanordnung auf den Wert Null zu beziehen, was die weitere Signalverarbeitung, insbesondere die anschließende Rückumwandlung inan analoges Signal vereinfacht, kann daher dem Ausgang 7 in Fig. 2 ein nicht dargestellter Subtrahierer nachgeschaltet werden, der von jeder am Ausgang 7 auftretenden Dualzahl den entsprechenden minimalen Wert subtrahiert.

Claims (6)

1. Anordnung zur Demodulation eines frequenzmodulierten Eingangssignals mittels eines Filters, das im Bereich der möglichen Frequenzen des Eingangssignals eine geneigte Frequenz-Amplituden-Kennlinie aufweist, dadurch gekennzeichnet, daß zur Demodulation mit digitalen Elementen eine Abtasteinrichtung (8) aus dem Eingangssignal zu gleichmäßig verteilten Zeitpunkten digitale Abtastwerte gewinnt, daß der Ausgang (9) der Abtasteinrichtung (8) sowohl mit dem Eingang des als digitales Transversalfilter mit konstanter Gruppenlaufzeit ausgeführten Filters (2) und dem Eingang einer Verzögerungseinrichtung (4) mit einer Verzögerungszeit gleich der Gruppenlaufzeit des Filters (2) verbunden ist, und daß der Ausgang (3) des Filters (2) mit einem Dividendeneingang und der Ausgang (5) der Verzögerungseinrichtung (4) mit einem Divisoreingang eines Dividierers (6) verbunden ist, der eine den Verlauf der Momentanfrequenz des Eingangssignals angebende Folge von Digitalwörtern liefert.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (4) eine Reihenschaltung mehrerer von einem Taktgeber (12) gesteuerter Registerstufen (14, 16) enthält und daß das digitale Transversalfilter (2) an Anschlüsse der Registerstufen (14, 16) angeschlossen ist.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Dividierer (6) Zellen (40-1 bis 40-n) mit je zwei Eingängen (41, 43) und drei Ausgängen (51, 53, 55) aufweist, von denen jede enthält:
eine Subtrahierstufe (42), die den am ersten Eingang (41) zugeführten Wert von dem am zweiten Eingang (43) zugeführten Wert subtrahiert und die Differenz beider Werte an einem Differenzausgang (45) und das Vorzeichen an einem mit dem dritten Ausgang (55) verbundenen Vorzeichenausgang (47) abgibt,
einen Umschalter (44), der bei einem positiven Vorzeichen am Vorzeichenausgang (47) der Subtrahierstufe (42) deren Differenzausgang (45) und bei negativem Vorzeichen den zweiten Eingang (43) mit seinem Ausgang (49) verbindet,
einen ersten, mit dem Ausgang (49) des Umschalters (44) verbundenen Zwischenspeicher (46), der über einen Multiplizierer (50) mit dem zweiten Ausgang (55) verbunden ist,
einen zweiten, mit dem ersten Eingang (41) und dem ersten Ausgang (51) verbundenen Zwischenspeicher (48), wobei beide Zwischenspeicher vom Taktgeber (12) gesteuert werden,

daß der erste Eingang (41-1) der ersten Zelle (40-1) mit dem Ausgang (5) der Verzögerungsanordnung (14, 16) und der zweite Eingang (43-1) der ersten Zelle (40-1) mit dem Ausgang (3) des Filters (2) gekoppelt und der erste bzw. der zweite Ausgang (51-1, 51-2...; 53-1, 53-2...) jeder Zelle (40-1, 40-2...) mit dem ersten bzw. dem zweiten Eingang (41-2, 41-3...; 43-2, 43-3...) jeder folgenden Zelle (40-2, 40-3...) und der dritte Ausgang (55-1, 55-2...) jeder Zelle (40-1, 40-2...) mit je einem vom Taktgeber (12) gesteuerten Schieberegister (60-1, 60-2...) verbunden ist, dessen Stufenzahl der Anzahl Zellen entspricht, die der zu diesem Schieberegister gehörigen Zelle noch folgen, wobei die Serienausgänge aller Schieberegister (60-1, 60-2...) parallel die die Momentanfrequenz des Eingangssignals angebenden Digitalwörter abgeben.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Zelle (40-1) des Dividierers (6) mit dem Ausgang (3) des Filters (2) und dem Ausgang (5) der Verzögerungseinrichtung (4) über je einen Betragsbildner (32, 34) verbunden ist.
5. Anordnung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß dem Ausgang des Dividierers (6) eine Korrekturschaltung (66) nachgeschaltet ist, die eine vom Dividierer als Quotient gelieferte Dualzahl durch den Mittelwert aus der zeitlich unmittelbar vorhergehenden und der zeitlich unmittelbar nachfolgenden Dualzahl ersetzt, wenn der zu der momentan gelieferten Dualzahl gehörige Divisor einen vorgegebenen Wert unterschreitet.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Korrekturschaltung (66) enthält:
eine Verzögerungsschaltung (70) aus zwei in Reihe geschalteten Registerstufen (70a, 70b), die die am Quotienteneingang zugeführten Dualwörter um zwei Taktperioden des Taktgebers (12) verzögert, einen an den Eingang und den Ausgang der Verzögerungsschaltung (70) angeschlossenen Addierer (72),
einen mit dem Nennereingang (65) der Korrekturschaltung (66) verbundenen Vergleicher (76), der die am Nennereingang (65) zugeführte Dualzahl mit einer einstellbaren Schwellwert-Dualzahl vergleicht und ein Signal mit dem einen logischen Wert erzeugt, wenn die zugeführte Dualzahl kleiner ist als die Schwellwert-Dualzahl,
einen vom Vergleicher (76) über eine Verzögerungsstufe (78) mit einer Verzögerungszeit von einer Taktperiode des Taktgebers (12) gesteuerten Umschalter (74), der beim einen logischen Wert des Ausgangssignals des Vergleichers (76) den Ausgang des Addierers (72) und beim anderen logischen Wert die Verbindung (73) der zwei Registerstufen (70a, 70b) der Verzögerungsschaltung mit dem Ausgang der Korrekturschaltung verbindet.
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