JP2855636B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JP2855636B2 JP2855636B2 JP1045794A JP4579489A JP2855636B2 JP 2855636 B2 JP2855636 B2 JP 2855636B2 JP 1045794 A JP1045794 A JP 1045794A JP 4579489 A JP4579489 A JP 4579489A JP 2855636 B2 JP2855636 B2 JP 2855636B2
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- video signal
- memory
- signal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は映像信号処理回路に関する。
［従来の技術］ メモリを利用した映像信号処理技術としては、メモリ
により１フィールド又は１フレーム遅延した映像信号を
形成して雑音を抑制する雑音抑制処理、メモリに記憶し
た映像信号と通常の映像信号との間でのワイプ効果やフ
ェード効果などの特殊効果処理がある。
により１フィールド又は１フレーム遅延した映像信号を
形成して雑音を抑制する雑音抑制処理、メモリに記憶し
た映像信号と通常の映像信号との間でのワイプ効果やフ
ェード効果などの特殊効果処理がある。
上記の映像信号処理技術は従来、個別に考案され、回
路設計されていた。従って、これらの技術を総合的に実
現しようとする場合には、極めて多数のメモリを必要と
するばかりか、複雑な回路構成になっていた。
路設計されていた。従って、これらの技術を総合的に実
現しようとする場合には、極めて多数のメモリを必要と
するばかりか、複雑な回路構成になっていた。
そこで本発明は、上述の映像信号処理を簡単な回路構
成で実現する映像信号処理回路を提示することを目的と
する。
成で実現する映像信号処理回路を提示することを目的と
する。
［課題を解決するための手段］ 本発明に係る映像信号処理回路は、１画面分の映像信
号を記憶可能なメモリ手段と、入力映像信号と前記メモ
リ手段より読み出された映像信号との差を得る減算手段
と、前記減算手段の出力信号に対して非線形演算処理を
施す非線形演算手段と、前記減算手段の出力信号に対し
て線形演算処理を施す線形演算手段と、前記非線形演算
手段の出力と前記線形演算手段の出力とを選択的に出力
する選択手段と、前記選択手段の出力信号と前記入力映
像信号とを加算し、加算結果を前記メモリ手段に出力す
る加算手段と、前記メモリ手段の書き込み及び読み出し
を制御するための書き込み制御信号を前記メモリ手段に
対して出力すると共に、前記加算手段に対して出力する
信号を切り換えるための切換え制御信号を前記選択手段
に対して出力し、前記メモリ手段に対する前記映像信号
の書き込み及び読み出し動作と前記選択手段による選択
動作とを連動して制御する制御手段とを備えることを特
徴とする。
号を記憶可能なメモリ手段と、入力映像信号と前記メモ
リ手段より読み出された映像信号との差を得る減算手段
と、前記減算手段の出力信号に対して非線形演算処理を
施す非線形演算手段と、前記減算手段の出力信号に対し
て線形演算処理を施す線形演算手段と、前記非線形演算
手段の出力と前記線形演算手段の出力とを選択的に出力
する選択手段と、前記選択手段の出力信号と前記入力映
像信号とを加算し、加算結果を前記メモリ手段に出力す
る加算手段と、前記メモリ手段の書き込み及び読み出し
を制御するための書き込み制御信号を前記メモリ手段に
対して出力すると共に、前記加算手段に対して出力する
信号を切り換えるための切換え制御信号を前記選択手段
に対して出力し、前記メモリ手段に対する前記映像信号
の書き込み及び読み出し動作と前記選択手段による選択
動作とを連動して制御する制御手段とを備えることを特
徴とする。
［作用］ 上記線形演算手段で時間的に変化する乗算係数で線形
乗算を行うことにより、ワイプ・フェード処理を実現で
き、非線形演算手段で非線形乗算を行うことにより、雑
音抑制処理を実現できる。
乗算を行うことにより、ワイプ・フェード処理を実現で
き、非線形演算手段で非線形乗算を行うことにより、雑
音抑制処理を実現できる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図を示す。
10は図示しないA/D変換器により標本化・量子化・符号
化された映像データの入力端子、12は図示回路による処
理後の映像データの出力端子、14は所定記憶容量のメモ
リ、16は減算回路、18は機能的にはリミッタ及び当該リ
ミッタの出力に所定乗数を乗算する乗算器からなり、後
述する演算を行う演算回路、20は線形乗算を行う乗算回
路、22は切換スイッチ、24は加算回路、26は各部の動作
及びそのタイミングを制御する制御回路である。
10は図示しないA/D変換器により標本化・量子化・符号
化された映像データの入力端子、12は図示回路による処
理後の映像データの出力端子、14は所定記憶容量のメモ
リ、16は減算回路、18は機能的にはリミッタ及び当該リ
ミッタの出力に所定乗数を乗算する乗算器からなり、後
述する演算を行う演算回路、20は線形乗算を行う乗算回
路、22は切換スイッチ、24は加算回路、26は各部の動作
及びそのタイミングを制御する制御回路である。
制御回路26の出力26Aは、メモリ14の書込・読出を制
御する制御信号、出力26Bはスイッチ22の切換制御信
号、出力26Cは乗算回路20への乗算データである。
御する制御信号、出力26Bはスイッチ22の切換制御信
号、出力26Cは乗算回路20への乗算データである。
ワイプ・フェード処理の場合の動作を説明する。な
お、ワイプ・フェード処理とは、入力端子10の入力映像
データとメモリ14の記憶データとの混在比を時間的に変
化させて出力する処理である。先ず、ワイプ・フェード
したい映像データをメモリ14内に書き込む。これは、メ
モリ14に記憶したい映像信号が入力される期間の間、メ
モリ14への書込制御信号26Aを有効にすることによって
行われる。この時、制御信号26Bによりスイッチ22を乗
算回路20の出力側に接続しておき、且つ、乗算回路20へ
の乗算データＫをゼロにしておく。これにより、入力端
子10の入力映像データはそのままメモリ14に記憶され
る。
お、ワイプ・フェード処理とは、入力端子10の入力映像
データとメモリ14の記憶データとの混在比を時間的に変
化させて出力する処理である。先ず、ワイプ・フェード
したい映像データをメモリ14内に書き込む。これは、メ
モリ14に記憶したい映像信号が入力される期間の間、メ
モリ14への書込制御信号26Aを有効にすることによって
行われる。この時、制御信号26Bによりスイッチ22を乗
算回路20の出力側に接続しておき、且つ、乗算回路20へ
の乗算データＫをゼロにしておく。これにより、入力端
子10の入力映像データはそのままメモリ14に記憶され
る。
次に、入力端子10に入力する映像データに同期して、
メモリ14の記憶データを繰り返し読み出す。減算回路16
はメモリ14の出力データから入力端子10の入力データを
減算し、その出力は乗算回路20に印加される。乗算回路
20は制御回路26からの乗算データ26Cを乗算し、その出
力は加算回路24に印加され、再び入力端子10の入力デー
タが加算されて、出力端子12に出力される。
メモリ14の記憶データを繰り返し読み出す。減算回路16
はメモリ14の出力データから入力端子10の入力データを
減算し、その出力は乗算回路20に印加される。乗算回路
20は制御回路26からの乗算データ26Cを乗算し、その出
力は加算回路24に印加され、再び入力端子10の入力デー
タが加算されて、出力端子12に出力される。
乗算データ26Cがゼロのときには、出力端子12には入
力端子10の入力データと同じデータがそのまま出力され
る。乗算データ26Cが１のときには、メモリ14に記憶さ
れた映像データがそのまま出力端子12に供給される。乗
算データ26CをＫ（０≦Ｋ≦１）とすると、入力端子10
の映像データとメモリ14の出力映像データとを、相応す
る混合比率で混合した映像データが出力端子12に供給さ
れる。そこで、乗数Ｋを漸次単調増加又は減少させる
と、フェード効果が得られ、水平垂直同期信号からの遅
延時間を増加又は減少させ、そのタイミングで乗数Ｋを
大きく変化させる、例えばＫ＝０とＫ＝１とを切り換え
ることにより、ワイプ効果が得られる。
力端子10の入力データと同じデータがそのまま出力され
る。乗算データ26Cが１のときには、メモリ14に記憶さ
れた映像データがそのまま出力端子12に供給される。乗
算データ26CをＫ（０≦Ｋ≦１）とすると、入力端子10
の映像データとメモリ14の出力映像データとを、相応す
る混合比率で混合した映像データが出力端子12に供給さ
れる。そこで、乗数Ｋを漸次単調増加又は減少させる
と、フェード効果が得られ、水平垂直同期信号からの遅
延時間を増加又は減少させ、そのタイミングで乗数Ｋを
大きく変化させる、例えばＫ＝０とＫ＝１とを切り換え
ることにより、ワイプ効果が得られる。
次に、映像信号の相関性を利用した雑音抑制処理のた
めの動作を説明する。先ず初期設定として、メモリ制御
信号26Aによりメモリ14の書込及び読出を常時有効とす
る。これにより、メモリ14は一定期間（ここでは１フィ
ールド）の遅延素子として機能する。制御信号26Bによ
りスイッチ22は演算回路18の出力側に接続する。
めの動作を説明する。先ず初期設定として、メモリ制御
信号26Aによりメモリ14の書込及び読出を常時有効とす
る。これにより、メモリ14は一定期間（ここでは１フィ
ールド）の遅延素子として機能する。制御信号26Bによ
りスイッチ22は演算回路18の出力側に接続する。
ワイプ・フェード処理の場合と同様にして、メモリ14
の出力データと入力端子10の入力データとの差のデータ
が演算回路18に入力する。演算回路18のこの入力データ
は、画像の相関の無い部分、即ち画像の動き成分と雑音
成分である。演算回路18が所定乗数を乗算する乗算器か
らなる場合には、第１図の回路はローパス・フィルタと
して機能し、雑音成分の他に画像の動き成分も失ってし
まうので、演算回路18には乗算器の前段にリミッタを配
置し、演算回路18に入力する差信号が大きいときには巡
回効果を低減させ、動き成分を失いにくくしてある。
の出力データと入力端子10の入力データとの差のデータ
が演算回路18に入力する。演算回路18のこの入力データ
は、画像の相関の無い部分、即ち画像の動き成分と雑音
成分である。演算回路18が所定乗数を乗算する乗算器か
らなる場合には、第１図の回路はローパス・フィルタと
して機能し、雑音成分の他に画像の動き成分も失ってし
まうので、演算回路18には乗算器の前段にリミッタを配
置し、演算回路18に入力する差信号が大きいときには巡
回効果を低減させ、動き成分を失いにくくしてある。
演算回路18の出力はワイプ・フェード処理の場合と同
様に、加算回路24に印加され、加算回路24では入力端子
10の入力データに加算されて、出力端子12に供給され
る。
様に、加算回路24に印加され、加算回路24では入力端子
10の入力データに加算されて、出力端子12に供給され
る。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、簡単な回路構成で特殊効果と雑音低減効果を実現
できる。
れば、簡単な回路構成で特殊効果と雑音低減効果を実現
できる。
第１図は本発明の一実施例の構成ブロック図である。 10:入力端子、12:出力端子、14:メモリ、16:減算回路、
18:演算回路、20:乗算回路、24:加算回路、26:制御回路
18:演算回路、20:乗算回路、24:加算回路、26:制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広瀬 久敬 神奈川県川崎市高津区下野毛770番地 キヤノン株式会社玉川事業所内 (72)発明者 佐藤 力 神奈川県川崎市高津区下野毛770番地 キヤノン株式会社玉川事業所内 (56)参考文献 特開 平１−252076（ＪＰ，Ａ) 特開 平１−251963（ＪＰ，Ａ) 特開 昭63−114471（ＪＰ，Ａ) 特開 昭63−232577（ＪＰ，Ａ) 実開 昭63−47675（ＪＰ，Ｕ) 実開 昭54−160550（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/262 - 5/28
Claims (1)
- 【請求項１】１画面分の映像信号を記憶可能なメモリ手
段と、 入力映像信号と前記メモリ手段より読み出された映像信
号との差を得る減算手段と、 前記減算手段の出力信号に対して非線形演算処理を施す
非線形演算手段と、 前記減算手段の出力信号に対して線形演算処理を施す線
形演算手段と、 前記非線形演算手段の出力と前記線形演算手段の出力と
を選択的に出力する選択手段と、 前記選択手段の出力信号と前記入力映像信号とを加算
し、加算結果を前記メモリ手段に出力する加算手段と、 前記メモリ手段の書き込み及び読み出しを制御するため
の書き込み制御信号を前記メモリ手段に対して出力する
と共に、前記加算手段に対して出力する信号を切り換え
るための切換え制御信号を前記選択手段に対して出力
し、前記メモリ手段に対する前記映像信号の書き込み及
び読み出し動作と前記選択手段による選択動作とを連動
して制御する制御手段 とを備えることを特徴とする映像信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045794A JP2855636B2 (ja) | 1989-02-27 | 1989-02-27 | 映像信号処理回路 |
| US07/481,982 US5146334A (en) | 1989-02-27 | 1990-02-20 | Video signal processing device for image editing using memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045794A JP2855636B2 (ja) | 1989-02-27 | 1989-02-27 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224479A JPH02224479A (ja) | 1990-09-06 |
| JP2855636B2 true JP2855636B2 (ja) | 1999-02-10 |
Family
ID=12729187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045794A Expired - Fee Related JP2855636B2 (ja) | 1989-02-27 | 1989-02-27 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855636B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223176Y2 (ja) * | 1978-04-28 | 1987-06-12 | ||
| JP2546244B2 (ja) * | 1986-10-31 | 1996-10-23 | ソニー株式会社 | 画像記録装置 |
| JPS63232577A (ja) * | 1987-03-19 | 1988-09-28 | Sony Corp | ノイズ低減回路 |
-
1989
- 1989-02-27 JP JP1045794A patent/JP2855636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224479A (ja) | 1990-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |