JP3003132B2 - ディジタルビデオ信号の処理回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、書き込みと非同期で読み出しが可能な読
み出しポートを二つ以上有する画像メモリを備えるディ
ジタルビデオ信号の処理回路に関する。

〔従来の技術〕

画像メモリとして、書き込みと非同期で読み出しが可
能な読み出しポートを二つ有するものが知られている。
この種の画像メモリを使用してノイズリデューサ、TBC
（タイムベースコレクタ）を構成した一例が第２図に示
される。

第２図において、１がVTRで再生されたビデオ信号の
入力端子、２がA/D変換回路、破線で囲んで示す３がノ
イズリデューサである。ノイズリデューサ３は、A/D変
換回路２からの入力ディジタルビデオ信号とフィールド
メモリ８の一方の読み出しポートから読み出された１フ
ィールド前の信号との差を発生する減算回路４と、減算
回路４の出力信号に所定の定数Ｋ（≦１）を乗じる係数
器５と、入力ディジタルビデオ信号から係数器５の出力
信号を減算する減算回路６とから構成されている。

ノイズリデューサ３の出力信号がフィールドメモリ８
に書き込まれる。この書き込みは、ライト制御回路９の
制御のもとでなされる。フィールドメモリ８に対する書
き込み時に、ライト制御回路９により、ラインオフセッ
トのサブサンプリングがなされる。

第３図は、オフセットサブサンプリングを示すもので
ある。第３図から明らかなように、同一のフィールド内
の隣接ライン間で1/2T（Ｔは、水平方向のサブサンプリ
ング間隔）ずれた位相でサブサンプリングがされる。サ
ブサンプリングにより、フィールドメモリ８に書き込ま
れるデータの量が1/2に減少できる。また、オフセット
サブサンプリングにより、サンプリングされなかった画
素のデータが良好に復元される。

フィールドメモリ８の二つの読み出しポートからの読
み出しは、リード制御回路10及び11により別個に制御さ
れる。フィールドメモリ８の一方の読み出しポートに関
してのリード制御回路10と、フィールドメモリ８の他方
の読み出しポートに関してのリード制御回路11とが設け
られている。ライト制御回路９による書き込み動作とリ
ード制御回路10による読み出し動作とは、入力ビデオ信
号が持つ時間軸変動に追従してなされ、リード制御回路
11による読み出し動作は、安定な基準クロックでなされ
る。従って、一方の読み出しポートに得られるビデオデ
ータは、書き込み側と同様の時間変動成分を有し、他方
の読み出しポートに得られるビデオデータは、時間軸変
動成分が除去されたものである。

フィールドメモリ８の一方の読み出しポートからのデ
ータがノイズリデューサ３の減算回路４に帰還される。
減算回路４からは、フィールド相関を持たないノイズ成
分が発生し、減算回路４の出力信号に定数Ｋが乗じら
れ、減算回路６で入力信号から減算され、従って、ノイ
ズ成分が低減される。

他方の読み出しポートからのデータがサブサンプリン
グエンコーダに供給される。サブサンプリングエンコー
ダは、サブサンプリングで間引かれた画素のデータを補
間する。第２図では、フィールドメモリ８からのデータ
が供給されるハイパスフィルタ12及び１ライン遅延回路
20が設けられる。フィールドメモリ８からのデータとハ
イパスフィルタ12の出力信号が減算回路15に供給され、
減算回路15から得られた低域成分が加算回路16に供給さ
れる。１ライン遅延回路20からの前のラインのデータが
ハイパスフィルタ14を介してマルチプレクサ13に供給さ
れる。マルチプレクサ13は、図示せず制御信号により、
データが有るサンプリング位相では、ハイパスフィルタ
12の出力信号を選択的に出力し、間引かれたサンプリン
グ位相では、ハイパスフィルタ14の出力信号を選択的に
出力する。マルチプレクサ13から得られた高域成分が加
算回路16に供給され、加算回路16からは、元のサンプリ
ング周波数のディジタルビデオ信号が得られる。このよ
うに低域成分と高域成分とに分離して補間処理を行うの
は、折り返し歪の発生を防止するためである。

上述のサブサンプリングエンコーダの出力信号がD/A
変換回路18に供給され、D/A変換回路18の出力端子19に
は、アナログビデオ信号が取り出される。

〔発明が解決しようとする課題〕

上述のディジタルビデオ信号の処理回路では、サブサ
ンプリングエンコーダが１ライン遅延回路20を有してい
る。１ライン遅延回路20は、例えばシフトレジスタ或い
はRAMで構成される。何れの場合でも、１ライン遅延回
路20の回路規模が大きく、システム全体の回路規模を小
さくする障害であった。

従って、この発明の目的は、動作状態に応じて選択的
に１ラインの遅延量を画像メモリの二つの読み出しポー
トからのデータ間に生じさせることで、回路規模が小さ
くできるディジタルビデオ信号の処理回路を提供するこ
とにある。

〔課題を解決するための手段〕

この発明では、書き込みと非同期で読み出しが可能な
読み出しポートを二つ有する画像メモリを備え、 動作状態に応じて選択的に第１および第２の読み出し
ポート間に１ラインの遅延量を生じさせる読み出し制御
手段を有し、 第１および第２の読み出しポートからそれぞれ取り出
されたディジタルビデオ信号同士の同一のフィールド内
の隣接ライン間での信号の相関関係を利用して信号処理
を行うようになされる。

〔作用〕

画像メモリ８の二つの読み出しポート間で、リド制御
を二つの動作モードで変えることにより、選択的に１ラ
インの遅延量が発生する。従って、ライン遅延素子を必
要とするサブサンプリングエンコーダ等の信号処理回路
を選択的に動作できる。また、ノイズリデューサの動作
を有効とするモードては、上述の遅延が発生せず、然
も、一方の読み出しポートからノイズリデューサに帰還
されるデータが入力データと同期したものとされる。従
って、ライン遅延素子を独立して設ける必要がなく回路
規模を小さくすることが可能である。

〔実施例〕

以下、この発明の一実施例について第１図を参照して
説明する。

第１図において、１がVTRで再生されたビデオ信号の
入力端子、２がA/D変換回路、破線で囲んで示す３がノ
イズリデューサである。ノイズリデューサ３は、A/D変
換回路２からの入力ディジタルビデオ信号とフィールド
メモリ８の一方の読み出しポートから読み出された１フ
ィールド前の信号との差を発生する減算回路４と、減算
回路４の出力信号に所定の定数Ｋ（≦１）を乗じる係数
器５と、係数器５と減算回路６の間に挿入されたスイッ
チ回路７と、このスイッチ回路７がオンする時に、入力
ディジタルビデオ信号から係数器５の出力信号を減算す
る減算回路６とから構成されている。ノイズリデューサ
３は、信号が相関を有し、ノイズが相関を有しないこと
を利用して、減算回路４の出力にノイズ成分を得て、ノ
イズ成分を入力信号から減算回路６で減算する。スイッ
チ回路７は、後述のリード制御回路10からの制御信号で
制御される。

ノイズリデューサとしては、入力信号に（１−Ｋ）を
乗じ、前のフィールドの信号にＫを乗じ、これらの乗算
出力を加算する構成のものを使用しても良い。

ノイズリデューサ３の出力信号がフィールドメモリ８
に書き込まれる。この書き込みは、ライト制御回路９の
制御のもとでなされる。フィールドメモリ８に対する書
き込み時に、ライト制御回路９により、前述し、第３図
に示すようなラインオフセットのサブサンプリングがな
される。即ち、同一のフィールド内の隣接ライン間で、
1/2T（Ｔは、水平方向のサブサンプリング間隔）ずれた
位相を持つデータがフィールドメモリ８に書き込まれ
る。サブサンプリングにより、フィールドメモリ８に書
き込まれるデータの量が1/2に減少できる。また、オフ
セットサブサンプリングにより、サンプリングされなか
った画素のデータが良好に復元される。

フィールドメモリ８からの読み出しは、リード制御回
路10及び11により制御される。フィールドメモリ８の一
方の読み出しポートに関してのリード制御回路10と、フ
ィールドメモリ８の他方の読み出しポートに関してのリ
ード制御回路11とが設けられている。リード制御回路10
による読み出し動作は、入力ビデオ信号が持つ時間軸変
動に追従してなされるモードと安定な基準クロックでな
されるモードとが切替可能とされている。リード制御回
路11による読み出し動作は、安定な基準クロックでなさ
れる。従って、書き込み側と同期したモードで、一方の
読み出しポートに得られるビデオデータは、書き込み側
と同様の時間変動成分を有し、基準クロックに基づいて
なされるモードで、一方の読み出しポートに得られるビ
デオデータと他方の読み出しポートに得られるビデオデ
ータは、時間軸変動成分が除去されたものである。

フィールドメモリ８の一方の読み出しポートからのデ
ータがノイズリデューサ３の減算回路４に帰還される。
減算回路４からは、フィールド相関を持たないノイズ成
分が発生し、減算回路４の出力信号に定数Ｋが乗じら
れ、スイッチ回路７がオンしている時に、減算回路６で
入力信号から減算され、従って、ノイズ成分が低減され
る。

また、一方の読み出しポートからのデータがサブサン
プリングで間引かれた画素のデータを補間するためのサ
ブサンプリングエンコーダを構成するハイパスフィルタ
12に供給される。他方の読み出しポートからのデータが
サブサンプリングエンコーダを構成するハイパスフィル
タ14に供給される。フィールドメモリ８の他方の読み出
しポートからのデータとハイパスフィルタ12の出力信号
が減算回路15に供給され、減算回路15から得られた低域
成分が加算回路16に供給される。ハイパスフィルタ12及
び14の出力信号がマルチプレクサ13に供給される。マル
チプレクサ13は、図示せず制御信号により、データが有
るサンプリング位相では、ハイパスフィルタ12の出力信
号を選択的に出力し、間引かれたサンプリング位相で
は、ハイパスフィルタ14の出力信号を選択的に出力す
る。マルチプレクサ13から得られた高域成分が加算回路
16に供給され、加算回路16からは、元のサンプリング周
波数のディジタルビデオ信号が得られる。このように低
域成分と高域成分とに分離して補間処理を行うのは、折
り返し歪の発生を防止するためである。

フィールドメモリ８の他方の読み出しポートからのデ
ータが供給される入力端子ａと、加算回路16の出力信号
が供給される入力端子ｂとを有するスイッチ回路17が設
けられている。このスイッチ回路17の出力信号がD/A変
換回路18に供給され、D/A変換回路18の出力端子19に
は、アナログビデオ信号が取り出される。スイッチ回路
17は、リード制御回路10により制御される。

上述のこの発明の一実施例においては、ノイズ低減動
作のモードとサブサンプリングエンコーダがオンするモ
ードとが選択的に可能とされている。これらのモードの
切替は、入力されるビデオ信号に適合して自動的に或い
はマニュアルでなされる。例えば低照度の条件で撮像さ
れたために、S/Nが悪い入力ビデオ信号の場合には、ノ
イズ低減動作が選択され、逆に、照度が確保されていて
S/Nが良好な入力ビデオ信号の場合には、再生ビデオ信
号の帯域を確保するために、サブサンプリングエンコー
ダが動作するモードとされる。撮像条件以外でも、再生
に使用するVTRの良否に応じて、モード切替を行っても
良い。

モード切替信号は、図示せずも、リード制御回路10に
供給される。リード制御回路10は、ノイズリデューサ３
の動作を有効とするモードでは、ライト側と同様に、入
力ビデオ信号の時間軸変動に追従したクロックで、一方
の読み出しポートからの読み出し動作を制御する。ま
た、スイッチ回路７をオンとし、スイッチ回路17が一方
の入力端子ａを選択する状態に制御する制御信号を発生
する。従って、ノイズリデューサ３により、S/Nが改善
されたビデオ信号が出力端子19に得られる。但し、サブ
サンプリングエンコーダの処理はされていない。

サブサンプリングエンコーダの動作を有効とするモー
ドでは、基準クロックに基づいて一方の読み出しポート
からデータが読み出されるように、リード制御回路10が
動作する。これと共に、一方の読み出しポートからのデ
ータが他方の読み出しポートからのデータに対して、１
ライン分の遅延量を持つように、読み出し動作が制御さ
れる。即ち、他方の読み出しポートの読み出しタイミン
グに対して、一方の読み出しポートの読み出しタイミン
グが１ライン遅れるように制御される。

また、リード制御回路10からの制御信号により、スイ
ッチ回路７がオフとされ、スイッチ回路17が入力端子ｂ
を選択する状態とされる。スイッチ回路17の入力端子ｂ
には、サブサンプリングエンコーダの出力信号が供給さ
れる。従って、サブサンプリングエンコーダにより、帯
域が確保されたビデオ信号が出力端子19に得られる。但
し、スイッチ回路７がオフであるため、ノイズ低減動作
はされない。

尚、上述の実施例では、フィールドメモリ８に対する
書き込みを制御することで、サブサンプリングを行って
いるが、サブサンプリング回路を別個に設けても良い。

また、この発明は、サブサンプリングエンコーダに限
らず、輪郭強調回路、PAL方式からNTSC方式への方式変
換装置、くし型フィルタ等の１ライン遅延回路を必要と
する信号処理回路を有する場合に対しても適用できる。

更に、この発明は、フィールドメモリに限らずフレー
ムメモリ等の画像メモリに対しても適用できる。

より更に、この発明では、コンポーネントカラービデ
オ信号或いはコンポジットカラービデオ信号の処理に対
してこの発明を適用してもよい。

〔発明の効果〕

この発明では、動作モードに応じてフィールドメモ
リ、フレームメモリ等の画像メモリの二つの読み出しポ
ート間にライン遅延回路を構成できるので、ライン遅延
回路を画像メモリと独立して備える必要がなく、回路規
模を小さくすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図は先
に提案されているディジタルビデオ信号の処理回路の一
例のブロック図、第３図はサブサンプリングの説明に用
いる略線図である。 図面における主要な符号の説明 1:ビデオ信号の入力端子、 3:ノイズリデューサ、 7,17:スイッチ回路、 8:フィールドメモリ、 9:ライト制御回路、 10,11:リード制御回路、 19:出力端子。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/907 H04N 5/91 - 5/956

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】書き込みと非同期で読み出しが可能な読み
   出しポートを二つ有する画像メモリを備え、 動作状態に応じて選択的に第１および第２の読み出しポ
   ート間に１ラインの遅延量を生じさせる読み出し制御手
   段と、 上記第１および第２の読み出しポートからそれぞれ取り
   出されたディジタルビデオ信号同士の同一のフィールド
   内の隣接ライン間での信号の相関関係を利用して信号処
   理を行う手段とからなることを特徴とするディジタルビ
   デオ信号の処理回路。