JPH0322629A

JPH0322629A - 誤り訂正符号復号回路

Info

Publication number: JPH0322629A
Application number: JP15762389A
Authority: JP
Inventors: Eiji Hirao; 栄二平尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1991-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ通信や衛星放送等に使用される誤シ訂
正符号の復号回路に関し、特に単一誤υ訂正二重誤り検
出巡回ハぐング符号（以下８Ｅｅ・ＤＥＤ符号）の復号
回路に関する。

〔従来の技術〕

８ＥＣ−ＤＥＤ符号は、ＧＦ（２）（２を法とするガロ
ア有限体）とχ＋１の積を生成多項弐Ｇ（χ）として生
或される。例えば符号長ｎ＝７，情報点ｋ＝３，検査点
ｍ　＝　４の符号を作るには、次を用いる。

Ｇ（ｚ）＝（χ＋１）（χ３＋χ＋１）＝χ４＋χ３＋
χａ＋１このＧ（ｚ）によるＳＥＣ−ＤＥＤ符号の符号
化回路は第３図のようになる。第３図にかいて、本回路
は、４個の単位遅延素子１と、２個のＥＯＲ，ゲート２
と、２個のスイッチと、データ入力端子４と、データ出
力端子とを備えている。以下に第３図の回路によって、
情報点から検査点が得られる原理と具体的な動作を説明
する。この回路は、Ｇ仕）による除算を行なってその剰
余を求める回路である。すなわち入力データ系列を、次
のように定義する。

Ｆ（ｚ）＝ａｓχ’＋ａ５χ６＋ａ４χ’　（ａｎ＝ｏ
　ｔ　１　）次に、Ｆ（χ）÷Ｇ（ｚ）を計算する。

Ｆ（ｚ）＝Ｐ（χ）・Ｇ（χ）＋Ｒ（χ）上式となるよ
りなＲ（χ）を求める。

Ｒ（ｚ）＝　ａ３　ｚ”＋ａ２　ｚ”＋ａ１　ｚ”　＋
ａ６　ｚＯここで、単位遅延素子ｌは、データ入力端子
４から入力されるデータをｌビ，ト分遅延させる。

ＥＯＲ（排他的論理和）２はｍｏｄ２加算を行なう。４
個の単位遅延素子ｌは入カデータをＧ（Ｚ）で除した剰
余を保持するためにあシ、図の左側からχＯ，χｌ，χ
２，χ３の各項の係数ａｎを保持する。

４個の単位遅延素子１はシフトレジスタ構成になってか
り、データはビットクロ，クに同期して、左から右（χ
Ｏからχ３方向）に転送される。１ビット分の右転送は
計算上はＲ（χ）にχ五を乗ずることに対応する。初期
状態で単位遅延素子ｌは全て″０“にセ，トされる。こ
こに、データ入力端子４から″１“が入力されるとこの
データはＦ１（χ）＝χ４　として扱われ、３個のＥＯ
Ｒ，によってこれをＧ（χ）で除した剰余のＲ　！（ｒ
）　＝χ３＋χ２＋１，の係数が４個の単位遅延素子ｌ
に格納される。次に連続して１１“が入力されると、こ
のデータもＦ　ｚ　（Ｚ）　＝χ４　として扱われＲｌ
（χ）と同様にして剰余Ｒｚ（χ）＝χ３＋χ２＋１，
が求められる。すでに存在する｝Ｌｔ（ｚ）は右シフト
によって、次式となる。

χＲｔ（Ｚ）＝χ（χ３＋χ”＋１　）＝χ４＋χ３＋
χこの回路ではχ４＝χ３＋χ”＋１が成立つので、次
式となる。

Ｒ　１（Ｚ）’　＝χｋＬｔ（χ）＝χ４＋χ３＋χ＝
χ３＋χ２＋１＋＋２”＋Ｚ＝７”＋Ｚ＋１　（係数を
ｍｏｄ２で計算するのでχ３＋χ３　＝　Ｏになる）従
って、２ビ，ト目のデータを入力した結果えられる剰余
Ｒ　ｚ　（ｚ）’は、次式が得られる。

Ｒｚ（χ）’　＝　Ｒ　ｔ　（χ）’＋Ｒｚ（χ〉＝χ
２＋χ＋１＋χ３＋χ”＋ｉ＝χ３＋χ これは２ビ，トのデータをＦ　（Ｚ）　＝χＳ＋χ４と
して、代数計算によってＧ（χ）で割ったときの余りと
一致する。以上のようにして、検査点が得られるのでこ
の検査点を情保点に引続いてデータ出力端子９から出力
することによシ符号化回路の動作は完了する。

次に、Ｇ０）によって作られた符号を復号するためには
従来第２図に示す回路が使われることが多かった。

第２図にかいて、従来の誤シ訂正符号復号回路は、各１
個のＥＯＲ，（排他的論理和）ゲート２と単位遅延素子
ｌを有する第１のシンドローム生成回路５と、２個のＥ
ＯＲゲート２と３個の単位遅延素子ｌとを有する第２の
シンドローム生或回路６と、パターン検出回路７と、イ
ンパータ３と、ＡＮＤゲート８と、８個の単位遅延素子
ｌを有するデータ・バッファｌ４と、データ入力端子４
と、データ出力端子１０と、二重誤う検出端子９と、１
個のＥＯＲゲート２とを備えている。

本回路にかいて、データ入力端子４から入力された受信
データはシンドローム生成回路５によってＧ（Ｚ）の第
一項Ｇｏ（χ）＝χ＋１で割り算され、シンドローム生
成回路６によってＧ（χ）の第二項ＧＫ（χ）＝χ３＋
χ＋１で割り算される。割９算の結果残る余りはＧ　ｏ
　（Ｚ）で割った場合１″１たは０、Ｇｔ（ｚ）で割っ
た場合はＭＳＢ（０００），（００１　），（０１０）
，（１００）Ｉ（０１１），（１１０）．（１１１）．
（１０１）である。Ｇ　ｏ　（ｚ）で割った余りをシン
ドロームＯ（以下８０），Ｇｌ（Ｚ）で割った余りをシ
ンドロームｌ（以下Ｓ！）と称する。

Ｓｏ，Ｓ１ともに０のときは誤りなし。Ｓｏ＝ｌ，Ｓ１
〆Ｏのときは一重誤り、８ｏ＝ｏ，Ｓｌ〆０のときは二
重誤りである。第２図にかいて、この判定はインバータ
３とＡＮＤゲート８とで行なわれている。一重誤りのと
きは、誤り位置とＳｌｏ値がｌ対ｌで対応する。７ビッ
トの符号のＭＳＢをχ６，ＬＳＢをχＯ＝ｌとすると以
下のようになる。

χＯ＝（００１） χ１　＝（０１０） χ”　＝（１００） χ３＝（０１１） χ’＝（ｌｔｏ） χ’＝（１１１） χ’　一（１０１）ＳｌはＧ　ｔ　（χ）の剰余系なのでχ７＝χＯになる
。従って８１が得られた後データ入力を゛ゝＯ“にして
シンドローム生成回路６を動作させるとパターン検出回
路７への入力が必ずχ’＝（ｏｏｔ）（第２図では単位
遅延素子ｌの順番に合せてＬ８Ｂ（ｌＯＯ）と書いてあ
る｝になる時がある。パターン検出回路７がこの（００
１）を検出すると、データ出力端子ｌＯに接続されてい
るＥＯＲｚの一方の入力が″″ｌ“になる。このタイピ
ングはデータバ，ファｌ４に蓄えられている７ビットの
符号内の誤りビットが同じＥＯＲ２の他方の入力端子に
入力されるタイミングと一致する。従って、誤りピット
はＥＯＲｚによって反転され、訂正処理が完了する。二
重誤りが発生した場合、例えばχＯとχｌが誤ると８，
＝（０１１）となって、χ３の一重誤りと同じになるが
、この場合Ｓ　ｏ　＝　Ｏとなるので一重誤りとは区別
できる。次に三重誤りの場合を考えると例えばχＯ，χ
１，χ３が誤ると８１＝（１１１）となってχ５の一重
誤りと同じになる。筐たこの場合ｓｏ＝１となるので一
重誤りと区別する事ができずχＳは誤って訂正される。

従って、従来技術による復号回路では、三重誤りは全く
訂正できない。

第２図において、＊＊水はＯＯＯ以外のデータを示す。

〔発明が解決しようとする課題〕

前述した従来のＳＥＣ−ＤＥＤ符号復号回路は、三重誤
りが発生した場合の８１が必ず一重誤り時のＳｌかある
いは誤りなし（８１＝（０００））と同じになるので、
三重誤りは全く検出できず、誤訂正や見逃しを防ぐこと
はできないという欠点があった。

本発明の目的は、前記欠点が解決され、三重誤りも検出
できるようにした誤り訂正符号復号回路を提供すること
にある。

〔課題を解決するための手段〕

本発明の構成は、線形帰還シフトレジスタによって構成
される２種類のシンドローム生成回路によって、受信デ
ータの誤り検出，訂正する単一誤り訂正，二重誤り検出
ハミング符号の誤り訂正符号復号回路にシいて、生成多
項式によるシンドローム・ジェネレータを設け、三重誤
りの一部が検出できるようにしたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の誤り訂正符号復号回路を示
すプロ，ク図である。

第１図にかいて、本実施例の復号回路は、単位遅延素子
ｌとＥＯＲ，ゲート２とを有する第１のシンドローム生
或回路５と、インバータ３と、３個のＥＯＲゲート２と
４個の単位遅延素子ｌとを有する第２のシンドローム生
成回ｗ＆１２と、第１のパターン検出回路１１と、ＡＮ
Ｄゲート８と、ＯＲゲー｝１３と、２個のＥＯＲゲート
２、３個の単位遅延素子ｌとを有する第３のシンドロー
ム生成回路６と、第２のパターン検出回路７と、８個の
単位遅延素子を有するデータバ，ファｌ４と、データ入
力端子４と、データ出力端子ｌＯと、二重誤り検出端子
９とを含み、構威される。

即ち本実施例の復号回路は、前述の２種類のシンドロー
ム生戒回路に加えて、Ｇ（ｚ）＝（χ＋１）（χ”＋ｚ
＋１）で割ｂ算をするシンドローム生或回路１２と、パ
ターン検出回路１ｌと０几回路ゲ−トｌ３とを有してい
る。

今、データ入力端子４からは、Ｇ（χ）＝（χ＋１）（
ｚ”＋χ＋）で生成された７　ｂｉｔの誤り訂正符号が
入力される。このデータはＳｏを生或するシンドローム
生或回路５と、８１　を生成するシンドローム生或回路
６，データバッファｌ４釦よび三重誤りを検出するため
のシンドローム生或回ｗｌ１１２に入力される。シンド
ローム生或回路ｌ２の演算結果をＳ冨とすると一重誤り
の誤り位置と８２の関係は以下のようになる。

Ｍ８Ｂ χ’＝（０００１） χ’　　＝（００１０） χ”　＝（０１００） χ３　＝（１０００）Ｚ’＝（１１０１） χ’＝（ｏｒｔｌ） χ’＝（ｌｘｔｏ） χ’　　＝（０００１）＝χＯつまり、４ピ，　ト（ｂｉｔ）でできる組み合わせのう
ち、Ｏを除いたｌ乃至ｌ５のうちの１，２，４，７，８
，１３．１４の７つである。次に二重誤りは、一ｘｔｔ
ｉり２つの組み合わせでめるから、３，５，６，９，１
０．１２，１５の７つのバタ誤り個有のパターンである
。パターン検出回路１１は、この（ｌＯｌｌ）を検出し
て、ＯＲ回路ｌ３を通じて二重誤り検出端子９に信号を
出力して誤訂正や見逃しを防ぐ。

また、パターン検出回路７は、一重誤り時の誤り位置を
検出する回路である。例えばＳＲ＝χ３＝（Ｏｌｌ）の
ときは、データ入力を０にしてさらにシンドローム生或
回路６を動かすと、パターン検出回路７の入力は以下の
ように変化する。

３（１０１）→４（００１）このときに、データ・パ，ファｌ４に格納してかいたデ
ータをＭ８Ｂ（χ６）から順に出力すると、ちょうどχ
３が出力されるとき，（００１）が検出されて、データ
出力端子ｌＯへの出力がＥ（Ｅｘ−ｃｌｕｓｉｖｅ　）
　ＯＲゲート２によって反転するため、χ３は訂正され
る。

このように、本実施例の復号回路は、三重誤りに関して
もその一部は検出して、誤訂正や見逃しの発生を防止で
きる。

Ｕ（ｚ）＝（χ＋１）（χ３＋χ＋１）の場合を例にと
になるのは７組あるので、２０％検出できることになる
。しかもこの構成では、符号の冗長度は変わっていない
ので情報の伝送効率は全く低下していない。

〔発明の効果〕

以上説明したように、本発明は、生成多項式によるシン
ドローム生或回路を追加することによう、従来の回路で
は全く検出できなかった三重誤りが、一部であるが検出
可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の誤り訂正符号復号回路を示
す回路プロ，ク図、第２図は従来の訂正符号復号回路を
示す回路ブロック図、第３図はＳＥＣ−ＤＥＤ符号の符
号化回路を示す回路プロ，ク図である。！・・・・・・単位遅延素子（Ｄ型クリップフＯツプ）
・２・・・・・・ＥＸＣＬＵＳＩＶＢ　　ＯＲゲート、
３・・・・・・インパータ、４・・・・・・データ入力
端子、５，６．１２−゜゜・・・シンドローム生成回路
、７・・・・・・パターン検出回路、８・・・・・・Ａ
ＮＤゲート、９・・・・・・二重誤り検出端子、１０・
・・・・・データ出力端子、ｌｌ・・・・・・パターン
検出回路、１３・・・・・・ＯＲゲート。

Claims

【特許請求の範囲】

線形帰還シフトレジスタによって構成される２種類のシ
ンドローム生成回路によって、受信データの誤りを検出
訂正する単一誤り訂正、二重誤り検出ハミング符号の誤
り訂正符号復号回路において、生成多項式によるシンド
ローム・ジェネレータを設け、三重誤りの一部が検出で
きるようにしたことを特徴とする誤り訂正符号復号回路
。