JPH0445015B2 - - Google Patents
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- JPH0445015B2 JPH0445015B2 JP27039585A JP27039585A JPH0445015B2 JP H0445015 B2 JPH0445015 B2 JP H0445015B2 JP 27039585 A JP27039585 A JP 27039585A JP 27039585 A JP27039585 A JP 27039585A JP H0445015 B2 JPH0445015 B2 JP H0445015B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- syndrome
- syndromes
- zero
- flag
- Prior art date
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- 208000011580 syndromic disease Diseases 0.000 claims description 53
- 238000012937 correction Methods 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 101150083941 degS gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誤り制御符号の誤り検出訂正装置に
関するものである。
関するものである。
第３図は従来のガロア体GF（2m）上のシンドロ
ーム発生回路の構成図であり、１はｍビツト並列
の受信データ系列の入力信号線、２〜５はGF
（2m）上のガロア体加算器、６〜９はαi（ｉ＝０，
１，……，2t−１）を乗数とするGF（2m）上のガ
ロア体乗算器、１０〜１３はそれぞれｍ個からな
るｍビツト構成ラツチ、１４は制御信号線、１５
〜１９はデータ出力用ゲート、２０シンドローム
のオール零チエツクゲート、２１〜２４はそれぞ
れｍビツトのシンドロムデータ出力信号線Si（ｉ
＝０，１，……，2t−１）、２５はシンドローム
がオール零すなわち誤りが生じていない時‘1'が
出力されるフラグ信号線F1である。
ーム発生回路の構成図であり、１はｍビツト並列
の受信データ系列の入力信号線、２〜５はGF
（2m）上のガロア体加算器、６〜９はαi（ｉ＝０，
１，……，2t−１）を乗数とするGF（2m）上のガ
ロア体乗算器、１０〜１３はそれぞれｍ個からな
るｍビツト構成ラツチ、１４は制御信号線、１５
〜１９はデータ出力用ゲート、２０シンドローム
のオール零チエツクゲート、２１〜２４はそれぞ
れｍビツトのシンドロムデータ出力信号線Si（ｉ
＝０，１，……，2t−１）、２５はシンドローム
がオール零すなわち誤りが生じていない時‘1'が
出力されるフラグ信号線F1である。
次に動作について説明する。受信データが入力
される前の初期状態においては2t個のｍビツト構
成ラツチ（ｔは誤り訂正数）、１０〜１３には零
が入力されている。ｍビツト並列の受信データ系
列が入力信号線ri１より入力されるとそのデータ
は、各ラツチ１０〜１３に格納されたデータに2t
個の乗算器６〜９でそれぞれαi（ｉ＝０，１，…
…，2t−１）倍され出力されるデータと2t個の加
算器２〜５でそれぞれ加算され、その出力は先述
の2t個のｍビツト構成ラツチ１０〜１３にそれぞ
れ格納される。
される前の初期状態においては2t個のｍビツト構
成ラツチ（ｔは誤り訂正数）、１０〜１３には零
が入力されている。ｍビツト並列の受信データ系
列が入力信号線ri１より入力されるとそのデータ
は、各ラツチ１０〜１３に格納されたデータに2t
個の乗算器６〜９でそれぞれαi（ｉ＝０，１，…
…，2t−１）倍され出力されるデータと2t個の加
算器２〜５でそれぞれ加算され、その出力は先述
の2t個のｍビツト構成ラツチ１０〜１３にそれぞ
れ格納される。
上記動作を符号長ｎについて繰り返すことによ
り、2t個のｍビツト構成ラツチ１０〜１３にはそ
れぞれｍビツトからなるシンドロームSi（ｉ＝０，
１，……，2t−１）が格納される。またそのとき
の2t個のｍビツト構成ラツチのデータの補数デー
タをゲート２０に入力する。
り、2t個のｍビツト構成ラツチ１０〜１３にはそ
れぞれｍビツトからなるシンドロームSi（ｉ＝０，
１，……，2t−１）が格納される。またそのとき
の2t個のｍビツト構成ラツチのデータの補数デー
タをゲート２０に入力する。
シンドロームSi（ｉ＝０，１，……，2t−１）
がｍビツト構成ラツチ１０〜１３に格納された時
点で制御信号線１４に出力命令信号を与えて2t＋
１個のゲート１５〜１９を開き、シンドロームデ
ータSi（ｉ＝０，１，……，2t−１）を2t本のｍ
ビツト並列のシンドロームデータ出力線Si（ｉ＝
０，１，……，2t−１）２１〜２４に、またシン
ドロームのオール零チエツクフラグ信号をフラグ
信号線F1２５に出力する。ここでF1２５に‘1'
が出力された場合受信データは誤りなしと判断さ
れる。
がｍビツト構成ラツチ１０〜１３に格納された時
点で制御信号線１４に出力命令信号を与えて2t＋
１個のゲート１５〜１９を開き、シンドロームデ
ータSi（ｉ＝０，１，……，2t−１）を2t本のｍ
ビツト並列のシンドロームデータ出力線Si（ｉ＝
０，１，……，2t−１）２１〜２４に、またシン
ドロームのオール零チエツクフラグ信号をフラグ
信号線F1２５に出力する。ここでF1２５に‘1'
が出力された場合受信データは誤りなしと判断さ
れる。
従来の誤り検出訂正装置は以上のように構成さ
れており、シンドロームデータ系列では誤りの有
無のチエツクしか行なわられず、訂正可能かどう
かは検出されていない。そのため一連の訂正動作
を終了して初めて訂正可能かどうかを検出するの
で、処理時間が余分にかかるという問題点があつ
た。
れており、シンドロームデータ系列では誤りの有
無のチエツクしか行なわられず、訂正可能かどう
かは検出されていない。そのため一連の訂正動作
を終了して初めて訂正可能かどうかを検出するの
で、処理時間が余分にかかるという問題点があつ
た。
この発明は上記のような問題点を解決するため
になされたもので、シンドロームデータにおいて
訂正不能が検出できるものについてはその検出を
行ないうる誤り検出訂正回路を得ることを目的と
する。
になされたもので、シンドロームデータにおいて
訂正不能が検出できるものについてはその検出を
行ないうる誤り検出訂正回路を得ることを目的と
する。
この発明に係る誤り検出訂正装置は、シンドロ
ームデータを格納する2t個（ｔは訂正個数）のラ
ツチ出力をｔ個づつ分けてオール零チエツクする
ことにより、誤りなし、誤りあり、誤り訂正不能
フラグ信号を出力するようにしたものである。
ームデータを格納する2t個（ｔは訂正個数）のラ
ツチ出力をｔ個づつ分けてオール零チエツクする
ことにより、誤りなし、誤りあり、誤り訂正不能
フラグ信号を出力するようにしたものである。
この発明においては、シンドロームデータにつ
いてゲート回路によるオール零チエツク機能を２
つに分離するだけの簡単な構成で、早期に訂正不
能を検出する。
いてゲート回路によるオール零チエツク機能を２
つに分離するだけの簡単な構成で、早期に訂正不
能を検出する。
まずこの発明の骨子を符号理論により説明す
る。
る。
文献「Y.Sugiyama，M.Kasahara，S.
Hirasawa，and T.Namekawa；“Ａ Method
Solving for Decoding Goppa Codes”，
Information and Control，vol27，No.１，pp87
〜99，Jan.1975」で示されているユークリツド復
号法におけるシンドローム多項式Ｓ(z)は、誤りが
発生していてかつ訂正可能な場合、Ｓ(z)の次数
degS(z)が、 degS(z)≧ｔ（ｔは誤り訂正数） (1) でなければならない。すなわち、 degS(z)＜ｔかつＳ(z)≠０ (2) であれば訂正不能である。ここでリード・ソロモ
ン符号についてシンドロームSi（ｉ＝０，１，…
…，2t−１）とシンドローム多項式の関係を考え
る。
Hirasawa，and T.Namekawa；“Ａ Method
Solving for Decoding Goppa Codes”，
Information and Control，vol27，No.１，pp87
〜99，Jan.1975」で示されているユークリツド復
号法におけるシンドローム多項式Ｓ(z)は、誤りが
発生していてかつ訂正可能な場合、Ｓ(z)の次数
degS(z)が、 degS(z)≧ｔ（ｔは誤り訂正数） (1) でなければならない。すなわち、 degS(z)＜ｔかつＳ(z)≠０ (2) であれば訂正不能である。ここでリード・ソロモ
ン符号についてシンドロームSi（ｉ＝０，１，…
…，2t−１）とシンドローム多項式の関係を考え
る。
符号長ｎのｔ重誤り訂正リードソロモン符号で
生成多項式ｇ(z)を、 ｇ(z)＝（ｚ−αA）・（ｚ−αA+1）・……（ｚ−
α2t-1+A）（Ａは任意の整数） (3) とし、シンドローム多項式Ｓ(z)は次式のように定
義する。
生成多項式ｇ(z)を、 ｇ(z)＝（ｚ−αA）・（ｚ−αA+1）・……（ｚ−
α2t-1+A）（Ａは任意の整数） (3) とし、シンドローム多項式Ｓ(z)は次式のように定
義する。
Ｓ(z)＝−o-1
〓i=0
riαiF(A,t)・Z2t−αi2t／ｚ−αiαi-2t(4)
ここでriは受信データ系列、αiは位置ｉに対し
て１対１対応となるガロア体の元、Ｆ（Ａ，ｔ）
はＡ，ｔで決まる関数である。
て１対１対応となるガロア体の元、Ｆ（Ａ，ｔ）
はＡ，ｔで決まる関数である。
ここで(4)式を変形すると次式となる。
Ｓ(z)＝−2t-1
〓j=0 o-1
〓i=0
riαiF(A,t)-(j+1)Zj (5)
またシンドロームSj（ｊ＝０，１，……，2t−
１）は Sj＝o-1 〓i=0 riαii(j+A) (6) ここでＦ（Ａ，ｔ）を、 Ｆ（Ａ，ｔ）＝１−Ａ (7) とすると、シンドローム多項式Ｓ(z)とシンドロー
ムSkの関係は、 Ｓ(z)＝o-1 〓j=0 Sjzj (8) となる、このとき誤り位置を示す元αiは αi＝α-i (9) である。
１）は Sj＝o-1 〓i=0 riαii(j+A) (6) ここでＦ（Ａ，ｔ）を、 Ｆ（Ａ，ｔ）＝１−Ａ (7) とすると、シンドローム多項式Ｓ(z)とシンドロー
ムSkの関係は、 Ｓ(z)＝o-1 〓j=0 Sjzj (8) となる、このとき誤り位置を示す元αiは αi＝α-i (9) である。
また、Ｆ（Ａ，ｔ）を
Ｆ（Ａ，ｔ）＝2t＋Ａ (10)
とすると、シンドローム多項式Ｓ(z)とシンドロー
ムSkの関係は、 Ｓ(z)＝2t-1 〓K=0 S2t-1-kZk (11) となる。このとき誤り位置を示す元αiは、 αi＝αi (12) である。
ムSkの関係は、 Ｓ(z)＝2t-1 〓K=0 S2t-1-kZk (11) となる。このとき誤り位置を示す元αiは、 αi＝αi (12) である。
以上のことからシンドロームS0，S1，……，
S2t-1は、S0を零次、S1を１次、……、S2t-1を2t-1
次のシンドローム多項式Ｓ(z)の係数、また、
S2t-1を零次、S2t-2を１次、……、S0を2t-1次のシ
ンドローム多項式Ｓ(z)の係数に変換することがで
きる。よつて、誤りが発生していない場合は、Ｓ
(z)＝０により、 Sj＝０ （ｊ＝０，１，……，2t−１） (13) であり、誤り訂正可能な場合は(1)式の条件によ
り、 t-1 〓j=0 SjZj≠０ かつ、 2t-1 〓j=t SjZj≠０ (13) であり、誤り訂正不可能な場合は(2)式の条件によ
り、 t-1 〓j=0 SjZj＝０かつ2t-1 〓j=t SjZj≠０ あるいは、 t-1 〓j=0 SjZj≠０かつ2t-1 〓j=t SjZj＝０ (15) の場合である。
S2t-1は、S0を零次、S1を１次、……、S2t-1を2t-1
次のシンドローム多項式Ｓ(z)の係数、また、
S2t-1を零次、S2t-2を１次、……、S0を2t-1次のシ
ンドローム多項式Ｓ(z)の係数に変換することがで
きる。よつて、誤りが発生していない場合は、Ｓ
(z)＝０により、 Sj＝０ （ｊ＝０，１，……，2t−１） (13) であり、誤り訂正可能な場合は(1)式の条件によ
り、 t-1 〓j=0 SjZj≠０ かつ、 2t-1 〓j=t SjZj≠０ (13) であり、誤り訂正不可能な場合は(2)式の条件によ
り、 t-1 〓j=0 SjZj＝０かつ2t-1 〓j=t SjZj≠０ あるいは、 t-1 〓j=0 SjZj≠０かつ2t-1 〓j=t SjZj＝０ (15) の場合である。
以上のことから以下この発明の一実施例を図に
ついて説明する。
ついて説明する。
第１図において、１〜１９及び２１〜２５は第
３図と同一である。２６は本発明の分離チエツク
手段の一構成要素で、それぞれｍビツトからなる
シンドロームS0，S1，……，St-1のオールゼロチ
エツクを行なうゲート回路、２７は本発明の分離
チエツク手段の一構成要素で、それぞれｍビツト
からなるシンドロームSt，St+1，……，S2t-1のオ
ールゼロチエツクを行なうゲート回路、２８は誤
りなしを検出するゲート回路、２９は本発明の誤
り訂正不能検出手段の一構成要素で、誤り訂正不
能を検出するゲート回路、３０は本発明の誤り訂
正不能検出手段の一構成要素で、誤り訂正不能検
出フラグ出力制御用のゲート回路、３１は本発明
の誤り訂正不能検出手段の一構成要素で、誤り訂
正不能フラグF2出力信号線である。
３図と同一である。２６は本発明の分離チエツク
手段の一構成要素で、それぞれｍビツトからなる
シンドロームS0，S1，……，St-1のオールゼロチ
エツクを行なうゲート回路、２７は本発明の分離
チエツク手段の一構成要素で、それぞれｍビツト
からなるシンドロームSt，St+1，……，S2t-1のオ
ールゼロチエツクを行なうゲート回路、２８は誤
りなしを検出するゲート回路、２９は本発明の誤
り訂正不能検出手段の一構成要素で、誤り訂正不
能を検出するゲート回路、３０は本発明の誤り訂
正不能検出手段の一構成要素で、誤り訂正不能検
出フラグ出力制御用のゲート回路、３１は本発明
の誤り訂正不能検出手段の一構成要素で、誤り訂
正不能フラグF2出力信号線である。
次に上記実施例の動作を説明する。シンドロー
ムを求める動作は、第３図の従来装置と同じであ
る。
ムを求める動作は、第３図の従来装置と同じであ
る。
そこでGF（2n）上の、それぞれｍビツトからな
るシンドロームデータSj（ｊ＝０，１，……，2t
−１）が求まつた時点でS0，S1，……，St-1をゲ
ート２６に入力し、S0，S1，……，St-1がオール
ゼロならばゲート２６は‘1'を出力する。同様に
St，St+1，……，S2t-1についてもゲート２７で検
定する。ゲート２６とゲート２７の出力はAND
ゲート２８に導びかれておりゲート２８の出力が
‘1'の場合、それは誤りなしということでありフ
ラグ信号線F1２５より報知される。また、ゲー
ト２６とゲート２７の出力をEX−ORゲート２
９に入力し、ゲート２９が‘1'を出力した場合、
それは誤り訂正不能ということでありフラグ信号
線F2３１より報知する。ここで制御信号線１４
にはシンドロームが求まつた時点で‘1'が入力さ
れ、ゲート回路１５〜１９，３０をオープンす
る。またF1フラグとF2フラグが共に‘0'である
場合は誤りありを示している。
るシンドロームデータSj（ｊ＝０，１，……，2t
−１）が求まつた時点でS0，S1，……，St-1をゲ
ート２６に入力し、S0，S1，……，St-1がオール
ゼロならばゲート２６は‘1'を出力する。同様に
St，St+1，……，S2t-1についてもゲート２７で検
定する。ゲート２６とゲート２７の出力はAND
ゲート２８に導びかれておりゲート２８の出力が
‘1'の場合、それは誤りなしということでありフ
ラグ信号線F1２５より報知される。また、ゲー
ト２６とゲート２７の出力をEX−ORゲート２
９に入力し、ゲート２９が‘1'を出力した場合、
それは誤り訂正不能ということでありフラグ信号
線F2３１より報知する。ここで制御信号線１４
にはシンドロームが求まつた時点で‘1'が入力さ
れ、ゲート回路１５〜１９，３０をオープンす
る。またF1フラグとF2フラグが共に‘0'である
場合は誤りありを示している。
なお、上記実施例は、シンドロームS0，S1，…
…，S2t-1を並列に処理する場合の誤り訂正不能
検出回路であるが、シンドロームをS0または
S2t-1から順にｍビツト構成でシリーズに処理す
る場合には２つのフイードバツク付ラツチとゲー
ト回路により同様の分離チエツク機能と誤り訂正
不能検出手段が実現できる。
…，S2t-1を並列に処理する場合の誤り訂正不能
検出回路であるが、シンドロームをS0または
S2t-1から順にｍビツト構成でシリーズに処理す
る場合には２つのフイードバツク付ラツチとゲー
ト回路により同様の分離チエツク機能と誤り訂正
不能検出手段が実現できる。
第２図はガロア体GF（2n）上のシンドロームを
S0またS2t-1からｍビツト構成でシリーズに出力
する場合の誤り訂正不能検出回路の他の実施例を
示すもので、シンドロームが求まつた時点でセレ
クタ信号３６によりS0，S1，……，S2t-1の順に
シンドロームがシンドローム出力端子Sout３９
から出力されるようセクレタ回路３２を制御す
る。一方、ラツチＡ３４、ラツチＢ３５の初期状
態は誤りなしの状態‘0'にしておく。シンドロー
ムの出力が始まるとS0，S1……St-1については制
御信号Ａ３７によりラツチＡのみにラツチするよ
うにし、St，St+1，……，S2t-1については制御信
号Ｂ３８によりラツチＢのみにラツチするように
する。その際ラツチするデータは、セレクタ３２
から出力されるｍビツト構成のシンドロームの負
論理データをゲート３３によつてｍビツトのゼロ
チエツクを行なつた信号と、ラツチ自身のフイー
ドバツクデータのORをとつたものである。シン
ドロームS0，S1，……，S2t-1を出力し終つた時
点で、ラツチＡ３４はシンドロームS0，S1，…
…，S2t-1のシンドロームがオールゼロならば‘1'
を、そうでなければ‘0'をゲート２６，２７に出
力する。またラツチＢ３５はシンドロームSt，
St+1，……，S2t-1についてラツチＡと同様に動作
する。これらゲート２６，２７の出力から誤りな
しフラグF1２５と誤り訂正不能フラグF2３１が
生成される。
S0またS2t-1からｍビツト構成でシリーズに出力
する場合の誤り訂正不能検出回路の他の実施例を
示すもので、シンドロームが求まつた時点でセレ
クタ信号３６によりS0，S1，……，S2t-1の順に
シンドロームがシンドローム出力端子Sout３９
から出力されるようセクレタ回路３２を制御す
る。一方、ラツチＡ３４、ラツチＢ３５の初期状
態は誤りなしの状態‘0'にしておく。シンドロー
ムの出力が始まるとS0，S1……St-1については制
御信号Ａ３７によりラツチＡのみにラツチするよ
うにし、St，St+1，……，S2t-1については制御信
号Ｂ３８によりラツチＢのみにラツチするように
する。その際ラツチするデータは、セレクタ３２
から出力されるｍビツト構成のシンドロームの負
論理データをゲート３３によつてｍビツトのゼロ
チエツクを行なつた信号と、ラツチ自身のフイー
ドバツクデータのORをとつたものである。シン
ドロームS0，S1，……，S2t-1を出力し終つた時
点で、ラツチＡ３４はシンドロームS0，S1，…
…，S2t-1のシンドロームがオールゼロならば‘1'
を、そうでなければ‘0'をゲート２６，２７に出
力する。またラツチＢ３５はシンドロームSt，
St+1，……，S2t-1についてラツチＡと同様に動作
する。これらゲート２６，２７の出力から誤りな
しフラグF1２５と誤り訂正不能フラグF2３１が
生成される。
なお、上記実施例では、2t個の乗算回路６〜９
の乗数をガロア体αi（ｉ＝０，１，……，2t−１）
としたが、これはα〓+i（ｉ＝０，１，……，2t−１
かつα任意の整数）としても同様の効果がある。
の乗数をガロア体αi（ｉ＝０，１，……，2t−１）
としたが、これはα〓+i（ｉ＝０，１，……，2t−１
かつα任意の整数）としても同様の効果がある。
以上のように、この発明によれば訂正不可能検
出をシンドロームを求める時点で実現できるの
で、もしこのチエツクで訂正不能が検出された場
合、無駄な訂正動作に入らなくてすみ、処理時間
を節約できる。また構成自体も簡単なゲート回路
で済むという利点がある。さらに、この検出手法
によれば誤り位置多項式は必ず得られ、かつその
次数はｔ次以下という保障が与えられるので、訂
正動作に必要なメモリ量が節約できる。
出をシンドロームを求める時点で実現できるの
で、もしこのチエツクで訂正不能が検出された場
合、無駄な訂正動作に入らなくてすみ、処理時間
を節約できる。また構成自体も簡単なゲート回路
で済むという利点がある。さらに、この検出手法
によれば誤り位置多項式は必ず得られ、かつその
次数はｔ次以下という保障が与えられるので、訂
正動作に必要なメモリ量が節約できる。
第１図はこの発明の一実施例による誤り検出訂
正装置の構成図、第２図はこの発明の他の実施例
を示す構成図、第３図は従来の誤り検出訂正装置
の構成図である。 図において、１はｍビツト並列受信データ系列
の入力信号線、２〜５はガロア体GF（2n）上の加
算器、６〜９はガロア体GF（2n）上の乗算器、１
０〜１３はｍビツト構成のラツチ、２６はシンド
ロームS0……St-1のオールゼロチエツク用ゲー
ト、２７はシンドロームSt……S2t-1のオールゼ
ロチエツク用ゲート、２８は誤りなしをチエツク
するゲート、２９は誤り訂正不能をチエツクする
ゲート、２５は誤りなしフラグF1、３１は誤り
訂正不能フラグF2である。なお各図中同一符号
は同一または相当部分を示す。
正装置の構成図、第２図はこの発明の他の実施例
を示す構成図、第３図は従来の誤り検出訂正装置
の構成図である。 図において、１はｍビツト並列受信データ系列
の入力信号線、２〜５はガロア体GF（2n）上の加
算器、６〜９はガロア体GF（2n）上の乗算器、１
０〜１３はｍビツト構成のラツチ、２６はシンド
ロームS0……St-1のオールゼロチエツク用ゲー
ト、２７はシンドロームSt……S2t-1のオールゼ
ロチエツク用ゲート、２８は誤りなしをチエツク
するゲート、２９は誤り訂正不能をチエツクする
ゲート、２５は誤りなしフラグF1、３１は誤り
訂正不能フラグF2である。なお各図中同一符号
は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ リード・ソロモン符号で符号化されたデータ
系列を受信・復号するリード・ソロモン復号装置
において、受信データ系列化から2t個（ｔは誤り
訂正数）のシンドロームS0，S1，……，S2t−１
を演算し出力するシンドローム演算手段と、上記
シンドロームS0，S1，……，S2t−１に対してシ
ンドロームS0，S1，……，St−１のオール零チ
エツクとシンドロームSt，St＋１，……，S2t−
１のオール零チエツクを分けて行う分離チエツク
手段を有し、上記いずれか一方のみオール零でな
いシンドロームを検出した場合、誤り訂正不能を
しらしめる誤り訂正不能検出手段を設けたことを
特徴とする誤り検出訂正装置。 ２ シンドロームS0，S1，……，S2t−１をシフ
トして出力する出力手段と、Si（ｉ＝０，１，…
…，2t−１）のオール零チエツクを行うゲート回
路と、セレクタ回路および２つのラツチ回路Ａ，
Ｂを設け、シンドロームS0，S1，……，S2t−１
をシフトしながらゲート回路によりオール零チエ
ツクを行い、S0，S1，……，St−１に関しては
ラツチＡに、St，St＋１，……，S2t−１に関し
てはラツチＢに、それぞれのラツチ自身の状態と
OR回路を通してラツチし、シンドロームをシフ
トし終つた時点で、ラツチＡ，Ｂが共にオール零
の結果を示している場合は誤りなしフラグを立
て、いずれか一方のみオール零の結果を示してい
る場合は誤り訂正不能フラグを立てるフラグ生成
手段を有することを特徴とする特許請求の範囲第
１項記載の誤り検出訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27039585A JPS62128623A (ja) | 1985-11-29 | 1985-11-29 | 誤り検出訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27039585A JPS62128623A (ja) | 1985-11-29 | 1985-11-29 | 誤り検出訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128623A JPS62128623A (ja) | 1987-06-10 |
| JPH0445015B2 true JPH0445015B2 (ja) | 1992-07-23 |
Family
ID=17485659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27039585A Granted JPS62128623A (ja) | 1985-11-29 | 1985-11-29 | 誤り検出訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9003269B2 (en) | 2012-08-30 | 2015-04-07 | Kabushiki Kaisha Toshiba | Memory controller and semiconductor storage device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117557A (ja) * | 1997-05-01 | 1999-01-22 | Mitsubishi Electric Corp | 誤り訂正方法及び誤り訂正装置 |
-
1985
- 1985-11-29 JP JP27039585A patent/JPS62128623A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9003269B2 (en) | 2012-08-30 | 2015-04-07 | Kabushiki Kaisha Toshiba | Memory controller and semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128623A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |