JPH03225922A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 多層配線層の形成方法に関し、 上層配線層のパターン精度を低下させることなくスルー
ホール内に均一に配線導電膜を埋め込む手段を提供する
ことを目的とし、 基板上に下層配線層を形成する工程と、この上に眉間絶
縁膜を堆積する工程と、該下層配線層上の該眉間絶縁膜
を選択的にエツチング除去してスルーホールを形成する
工程と、この上に該スルーホール内部における膜厚の均
一性が損なわれない程度の膜厚の緩衝導電膜を堆積する
工程と、該スルーホールの内部およびその周辺部以外の
領域の該緩衝導電膜を選択的にエツチング除去する工程
と、この上に該スルーホール内部が埋め込まれる程度の
膜厚の配線導電膜を堆積する工程と、該配線導電膜を選
択エツチングすることにより該下層配線層とスルーホー
ルで接続された上層配線層を形成する工程を含むように
構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に係り、特に多層配線層
の形成方法に関する。

〔従来の技術〕

多層配線層は、スルーホール内部に埋め込まれた配線導
電膜を通して上下の配線層を接続することによって形成
される。しかし、スルーホールが微細になるとスルーホ
ール内部に配線導電膜を均一に埋め込むことが困難とな
り、その結果、上下配線層の接続が不完全になるという
問題が生じる。

第２図は従来一般に用いられてきた多層配線層の工程断
面図を示したものであり、同図を参照して上述の問題点
について説明する。

同図（ａ）に示すように、半導体基板１上にＡＩ膜から
なる下層配線層２ａを形成し、この上にＣＶＤ法により
ＰＳＧ膜３を堆積する。そして、下層配線層２ａ上のＰ
ＳＧ膜３を選択的にエツチング除去してスルーホール４
を形成する。ついで全面にＡ１膜６をスパッタ蒸着法に
より堆積する。しかし、スルーホール４が微細な場合に
は、その内部にＡＩＩＯ２均一に埋め込まれず、ＡＩＩ
Ｏ２断面形状は同図（ｂ）に示したようになる。その原
因は次のように考えられる。

即ち、スパッタ蒸着過程の初期においてへｌ膜の膜厚が
スルーホールの平面寸法および深さに比べて充分薄い場
合には、スルーホールの内部にＡＩ原子が一様に付着し
、Ａ１膜の膜厚は均一となる。ところが蒸着過程が進行
しへ１膜の膜厚が厚くなるとともに、先に付着したＡＩ
膜によって後から付着するへ１原子が遮られることにな
り、スルーボールの底面にＡＩ原子が到達しにくくなる
。その結果、ＡＩＩＯ２不均一に埋め込まれるのである
。このような現象はスパッタ蒸着法を用いた場合に限ら
ず、他の薄膜堆積法を用いた場合にも見られる現象であ
り、また、スルーホールの平面寸法が深さと同程度にま
で微細化されたときに、特に著しくなるに示すようにＡ
ＩＩＯ２パターニングして上層配線層６ａを形成する。

しかし同図に見られるように、スルーホール４内部には
＾ｌ膜６が均一に埋め込まれていないため、上層および
下層配線層２ａ、６ａの接続が完全ではなく、接触不良
あるいは断線等の障害が発生する。

そこで、スルーホール内にＡＩ膜を均一に埋め込むため
に、最近第３図に示す工程断面図に従った方法が用いら
れている。まず同図（ａ）に示すように、半導体基板１
上にＡ１膜からなる下層配線層２ａを形成し、この上に
ＣＶＤ法によりＰＳＧ膜３を堆積する。そして、下層配
線層２ａ上のＰＳＧ膜３を選択的にエツチング除去して
スルーホール４を形成する。ついで同図（ロ）に示すよ
うに、全面にスルーホール４内部に均一に付着する程度
の薄い膜厚のＴｉ膜からなる緩衝導電膜５をスパッタ蒸
着法により形成する。ついで同図（Ｃ）に示すように、
スルーホール４内部が埋め込まれる程度の厚い＾ｌ膜６
をスパッタ蒸着法により堆積する。このスパッタ蒸着過
程では、へ１原子の表面拡散が緩衝導電膜５によって促
進されるためスルーホール４内部はＡＩＩＯ２よって均
一に埋め込まれ、その表面が平坦化される。Ａ１原子の
表面拡散をさらに促進するために、基板加熱を行ないか
つ基板にバイアス電圧を印加しつつスパッタ蒸着を行う
いわゆる高温高バイアススパッタ蒸着法を用いることも
できる。ついで同図（ｄ）に示すように、ＡＩＩＯ２よ
び緩衝導電膜５をバターニングして上層配線層６ａが形
成される。

以上の方法ではスルーホール上のＡ１膜６の表面が平坦
化されるため、上下の配線層の間の断線あるいは接触不
良の問題は生じない。しかしながらスルーホール４以外
の凹領域、例えば同図（Ｃ）中Ａで示した領域では、こ
の上に堆積されたＡＩＩＯ２表面が平坦化される結果、
ＡＩＩＯ２膜厚が局部的に厚くなる。従って、上層配線
層６ａを形成するための選択エツチングでは、不均一な
膜厚の＾ｌ膜６をエツチングしなければならないことと
なり、工ッチング条件を最適化することができない。そ
のため同図（ｄ）に見られるように、凹領域内にＡ１膜
６、緩衝導電膜５が残留したり、あるいはこれを回避す
るためのオーバーエツチングによって上層配線層６ａの
パターン精度の低下が生じる。

〔発明が解決しようとする課題〕

以上述べたように、微細化されたスルーホール内に配線
導電膜を均一に埋め込むため、従来はスルーホールを含
む全面に薄い緩衝導電膜を堆積する方法が用いられてき
た。この方法によればスル−ホール内を均一に埋め込む
ことが可能であるが、スルーホール以外の凹領域にも配
線導電膜が埋め込まれてその表面が平坦化される結果、
この凹部骨に堆積された配線導電膜の膜厚が局部的に厚
くなり、配線層形成のための選択工・ンチングの条件を
最適化することができず、配線パターンの精度が低下し
てしまうという問題があった。

そこで本発明は、上層配線層のパターン精度を低下させ
ることなくスルーホール内を配線導電膜で埋め込む手段
を提供することを目的とする。

〔課題を解決するための手段〕

上記課題の解決は、基板上に下層配線層を形成する工程
と、この上に層間絶縁膜を堆積する工程と、該下層配線
層上の該層間絶縁膜を選択的にエツチング除去してスル
ーホールを形成する工程と、この上に該スルーホール内
部における膜厚の均一性が損なわれない程度の膜厚の緩
衝導電膜を堆積する工程と、該スルーホールの内部およ
びその周辺部以外の領域の該緩衝導電膜を選択的に工・
ンチング除去する工程と、この上に該スルーホール内部
が埋め込まれる程度の膜厚の配線導電膜を堆積する工程
と、該配線導電膜を選択工・ンチングすることにより該
下層配線層とスルーホールで接続された上層配線層を形
成する工程を含むことを特徴とする半導体装置の製造方
法によって達成される。

〔作　用〕

本発明によれば、スルーホールの内部およびその周辺の
領域にのみ選択的に緩衝導電膜を形成し、その後、この
上に配線導電膜を堆積する。従って、配線導電膜はスル
ーホール上でのみ平坦化され、それ以外の凹領域は埋め
込まれることなく、一定の膜厚の配線導電膜が堆積され
ることになる。従って、配線導電膜の選択エツチングを
最適条件下で行うことができ、パターニングの精度が低
下することはない。

〔実施例〕

第１図に示した工程断面図を参照して本発明の実施例に
ついて説明する。

同図（ａ）に示すように、シリコン基板１上に膜厚０．
７−のＡＩ膜をスパッタ蒸着法を用いて堆積し、通常の
フォトリソグラフィ法によりパターニングして幅１−の
下層配線Ｊｔｉ２ａを形成する。続いてＣＶＤ法を用い
て膜厚０．５ＪＩｍのＰＳＧ膜３を堆積する。そして、
下層配線層２ａ上のＰＳＧ膜３を選択的にエツチング除
去して０．８Ｘ０．８　ｕｍのスルーホール４を形成す
る。

ついでスパッタ蒸着法により、全面に膜厚２００〜５０
０人のＴｉ膜５を堆積し、同図（ｂ）に示すように、ス
ルーホール４の内部およびその周辺部以外の領域に付着
しているＴｉ膜５は選択的にエツチング除去する。

ついで同図（Ｃ）に示すように、全面に膜厚０．９ｐの
ＡＩＩＯ２スパッタ蒸着法により堆積する。このとき、
スルーホール４の内部に形成されているＴｉ膜膜上上＾
１原子の表面拡散が促進されるため、スルーホール４の
内部には＾１膜が均一に埋め込まれその表面が平坦化さ
れる。しかしＴｉ膜５の除去された領域では凹部が埋め
込まれることがなくその表面は平坦化されずにＡｔ膜６
の膜厚は一定となる。

ついで同図（ｄ）に示すように、Ａ１膜６を選択エツチ
ングして上層配線層６ａを形成する。この際、スルーホ
ール４以外の領域での＾ｌ膜６の膜厚は均一なためＡ１
膜６の最適エツチングが可能となり、上層配線層パター
ンを高精度で形成することができる。

なお、本実施例では緩衝導電膜としてＴｉ膜を用０ いたが、Ｔｉ膜の代わりにＡＩ膜を用いることもできる
。また、配線導電膜は高温高バイアススパッタ法によっ
て堆積することもできる。

〔発明の効果〕

以上のように本発明によれば、配線パターンの精度を低
下させることなく微細なスルーホールを埋め込むことが
できるため、ＩＣの高密度化・高僧転化を実現する上で
有益である。

【図面の簡単な説明】

第１図は本発明の実施例を示す工程断面図、第２図、第
３図は従来例の問題点を示す工程断面図、 である。 図において、 １は基板、 ２ａは下層配線層、 ３は眉間絶縁膜、 ４はスルーホール、 １ ５は緩衝導電膜、 ６は配線導電膜、 ６ａは上層配線層、 である。 ２ 窄ｆ末ｆり１１９問　題７セ、を　ｊ−寸］ニネ￥−Ｗ
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Claims (1)

1. 【特許請求の範囲】 基板（１）上に下層配線層（２ａ）を形成する工程と、
   この上に層間絶縁膜（３）を堆積する工程と、該下層配
   線層（２ａ）上の該層間絶縁膜（３）を選択的にエッチ
   ング除去してスルーホール（４）を形成する工程と、 この上に該スルーホール（４）内部における膜厚の均一
   性が損なわれない程度の膜厚の緩衝導電膜（５）を堆積
   する工程と、 該スルーホール（４）の内部およびその周辺部以外の領
   域の該緩衝導電膜（５）を選択的にエッチング除去する
   工程と、 この上に該スルーホール（４）内部が埋め込まれる程度
   の膜厚の配線導電膜（６）を堆積する工程と、該配線導
   電膜（６）を選択エッチングすることにより該下層配線
   層（２ａ）とスルーホール（４）で接続された上層配線
   層（６ａ）を形成する工程を含むことを特徴とする半導
   体装置の製造方法。