JPH0322538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0322538A JPH0322538A JP15810289A JP15810289A JPH0322538A JP H0322538 A JPH0322538 A JP H0322538A JP 15810289 A JP15810289 A JP 15810289A JP 15810289 A JP15810289 A JP 15810289A JP H0322538 A JPH0322538 A JP H0322538A
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004720 fertilization Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、微細化構造とされたＭＯＳトランジスタ等の
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
近年、ＬＳＩで用いられるトランジスタは微細化が要求
されてきており、今後その傾向はまずます強くなるもの
と考えられる。このような微細化構造とされたＭＯＳト
ランジスタでは、ソース，ドレインの各領域を浅い接合
にする必要があり、このようにするにはチャネリング防
止のためにウエハに斜めにイオン注入を行なうことが必
要である。
されてきており、今後その傾向はまずます強くなるもの
と考えられる。このような微細化構造とされたＭＯＳト
ランジスタでは、ソース，ドレインの各領域を浅い接合
にする必要があり、このようにするにはチャネリング防
止のためにウエハに斜めにイオン注入を行なうことが必
要である。
一般のＭＯＳ ｌ−ランジスタは、第２図に示１如く、
大略、基板１の表面の酸化膜２上に多結晶シリコンのゲ
ート配線層３を設け、斜めイＡ−ン注入によって不純物
拡散層であるソース４及びドレイン５を形成する。この
場合、ソース４及びドレイン５を浅い接合にするために
斜めイオン注入が行なわれる。
大略、基板１の表面の酸化膜２上に多結晶シリコンのゲ
ート配線層３を設け、斜めイＡ−ン注入によって不純物
拡散層であるソース４及びドレイン５を形成する。この
場合、ソース４及びドレイン５を浅い接合にするために
斜めイオン注入が行なわれる。
（発明が解決しようとする課題）
従来の製造方法では、第２図より明らかな如く、ゲート
配線層３をマスクとして斜めイオン注入によってソース
４．ドレイン５を形成しているので、ゲー１一配線層３
のある程度の厚さ（約４０００入稈度〉のため、イオン
注入装置のウＩハ取付位置にＪ：つてはゲート配線層３
の片側（この場合はドレイン５側〉に陰を生じ、特に、
微細化を意図したものではこの陰の影響が大きく、ここ
がオフセット部となってソース，ドレイン非対称性を生
じる問題点があった。そこで、ゲート配線層３の厚さを
薄く形成すれば、上記陰の部分を少なくできるが、この
ようにゲート配線層３の厚さを薄く形成すると抵抗が高
くなり、特に、トランスファグートのワード線として使
用する場合、動作速度が遅くなる等の悪影響が出て好ま
しくない。
配線層３をマスクとして斜めイオン注入によってソース
４．ドレイン５を形成しているので、ゲー１一配線層３
のある程度の厚さ（約４０００入稈度〉のため、イオン
注入装置のウＩハ取付位置にＪ：つてはゲート配線層３
の片側（この場合はドレイン５側〉に陰を生じ、特に、
微細化を意図したものではこの陰の影響が大きく、ここ
がオフセット部となってソース，ドレイン非対称性を生
じる問題点があった。そこで、ゲート配線層３の厚さを
薄く形成すれば、上記陰の部分を少なくできるが、この
ようにゲート配線層３の厚さを薄く形成すると抵抗が高
くなり、特に、トランスファグートのワード線として使
用する場合、動作速度が遅くなる等の悪影響が出て好ま
しくない。
本発明は、斜めイオン注入によるソース，ドレイン非対
称性の影響が少なく、しかも、ゲート配線層を低抵抗に
形成できる半導体装置の製造方法を提供することを目的
とする。
称性の影響が少なく、しかも、ゲート配線層を低抵抗に
形成できる半導体装置の製造方法を提供することを目的
とする。
上記問題点は、基板上に、最終的なゲート層の厚さより
も薄い導電層を形成する工程と、該薄い３ ４ ８Ｉ電層をマスクとし、イオン注入によって基板にソー
ス及びドレインを形成する■程と、しかる後、上記薄い
導電層上に選択威長を行ない、士記最終的な厚さのゲー
ト層になるように更にＳ電層を形成する工程とを含むこ
とを特徴とする半導体装直の製造方法にて解決される、
， 〔作用〕 本発明では、薄い導電層をマスクとしてイオン注入を行
なってソース，ドレインを形戒しているので、斜めイオ
ン注入による陰の部分が少なくなり、ソース，ドレイン
非刻称伯を従来よりも小ざくできる。又、イオン注入を
終了後、薄い導電層の上に選択成長によって更にＩＰ電
層を形戒してゲート層としているので、ゲート層を十分
に低抵抗化でき、トンスファグートのワード線として使
用できる。
も薄い導電層を形成する工程と、該薄い３ ４ ８Ｉ電層をマスクとし、イオン注入によって基板にソー
ス及びドレインを形成する■程と、しかる後、上記薄い
導電層上に選択威長を行ない、士記最終的な厚さのゲー
ト層になるように更にＳ電層を形成する工程とを含むこ
とを特徴とする半導体装直の製造方法にて解決される、
， 〔作用〕 本発明では、薄い導電層をマスクとしてイオン注入を行
なってソース，ドレインを形戒しているので、斜めイオ
ン注入による陰の部分が少なくなり、ソース，ドレイン
非刻称伯を従来よりも小ざくできる。又、イオン注入を
終了後、薄い導電層の上に選択成長によって更にＩＰ電
層を形戒してゲート層としているので、ゲート層を十分
に低抵抗化でき、トンスファグートのワード線として使
用できる。
〔実施例）
第１図は本発明の一実施例の製造■稈図を示す３．同図
（Ａ）において、シリコン基板１０に例えばＬＯＣＯＳ
ＦＰｉ等でフィールド酸化膜（図示せず〉を形威し、そ
の後に酸化シリコンのゲート酸化膜１１を厚さ５００Ａ
で形成し、その上に多結晶シリ」ン（タングステンでも
よい〉層（導電層）１２ａ（後述のゲート配線層１２の
の一部）を厚さ１０００八程度になるように形成する。
（Ａ）において、シリコン基板１０に例えばＬＯＣＯＳ
ＦＰｉ等でフィールド酸化膜（図示せず〉を形威し、そ
の後に酸化シリコンのゲート酸化膜１１を厚さ５００Ａ
で形成し、その上に多結晶シリ」ン（タングステンでも
よい〉層（導電層）１２ａ（後述のゲート配線層１２の
の一部）を厚さ１０００八程度になるように形成する。
この場合、多結晶シリコン層１２ａＩまＩＯＯＯＡ程度
と薄いので、パターン精度を向上でぎる。
と薄いので、パターン精度を向上でぎる。
次に同図（Ｂ）において、例えばヒ素の不純物を用いて
例えば４０ｋｅＶのエネルギで１０１５ｄｏｓｅ程度の
斜めイオン注入を行ない、ソース１３及びドレイン１４
を形成する。この場合、多結晶シリコン層１２ａの厚さ
は約１０００八であり、最終的に形成されるゲート配線
層（後述〉の厚さ４０００入程度（従来例と同じ）に比
して薄いので、斜めイオン注入によるソース１３，ドレ
イン１４の非対称性の影響は従来例に比して少ない。
例えば４０ｋｅＶのエネルギで１０１５ｄｏｓｅ程度の
斜めイオン注入を行ない、ソース１３及びドレイン１４
を形成する。この場合、多結晶シリコン層１２ａの厚さ
は約１０００八であり、最終的に形成されるゲート配線
層（後述〉の厚さ４０００入程度（従来例と同じ）に比
して薄いので、斜めイオン注入によるソース１３，ドレ
イン１４の非対称性の影響は従来例に比して少ない。
次に、同図（Ｃ）に示す如く、多結晶シリコン層１２ａ
上に選択成長によって多結晶シリコン（タングステンで
もよい）層（導電層〉１２ｂを３０００六程度の厚さで
形成し、全体で４０００Ａ程度の厚さのゲート配線層１
２とする．，この場合、選択多結晶シリコン成長である
ので、多結品シリニｌン１２ｂは酸化シリコンのゲート
酸化膜１１上には殆ど成長しない。この選択多結晶シリ
コン層１２ｂの形成により、斜めイオン注入による非対
称性を少なくするために薄く形成された多結晶シリコン
層１２ａは正規の厚さのゲート配線層１２にされて低抵
抗化され、トランスファゲートのワード線等として使用
できる。この後、コンタクトボールの開孔，金属配線．
パツシベーシ」ン等は通常工程と同じである。
上に選択成長によって多結晶シリコン（タングステンで
もよい）層（導電層〉１２ｂを３０００六程度の厚さで
形成し、全体で４０００Ａ程度の厚さのゲート配線層１
２とする．，この場合、選択多結晶シリコン成長である
ので、多結品シリニｌン１２ｂは酸化シリコンのゲート
酸化膜１１上には殆ど成長しない。この選択多結晶シリ
コン層１２ｂの形成により、斜めイオン注入による非対
称性を少なくするために薄く形成された多結晶シリコン
層１２ａは正規の厚さのゲート配線層１２にされて低抵
抗化され、トランスファゲートのワード線等として使用
できる。この後、コンタクトボールの開孔，金属配線．
パツシベーシ」ン等は通常工程と同じである。
なお、本発明は一般のＭＯＳ ｉ−ランジスタのみでな
く、高電界を緩和するための低濃度不純物拡散領域（ｎ
−）をソース．ドレインの一部としてもつ、いわゆるＬ
Ｄ Ｄ （ Ｉｉｏｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ ）トランジスタのｎ一領域を形成する場合にも有効
であり、第１図（Ａ）．（Ｂ）に示す方法によって薄い
ｎ一領域（同図（Ｂ）に示すソース１３，ドレイン１４
に相当）を形成する。
く、高電界を緩和するための低濃度不純物拡散領域（ｎ
−）をソース．ドレインの一部としてもつ、いわゆるＬ
Ｄ Ｄ （ Ｉｉｏｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ ）トランジスタのｎ一領域を形成する場合にも有効
であり、第１図（Ａ）．（Ｂ）に示す方法によって薄い
ｎ一領域（同図（Ｂ）に示すソース１３，ドレイン１４
に相当）を形成する。
以上説明した如く、本発明によれば、薄い導電層をマス
クとしてイオン注入を行なっているので、ソース及びド
レインの非対称性を少なくでき、しかも、イオン注入後
薄い導電層上に更に導電層を形成してゲート層としてい
るので、低抵抗のゲート層を得ることができ、トランス
ファゲートのヨード線等としても十分使用できる。又、
最初に薄い導電層を形成しているので、ゲート層のバタ
ン精度を向上できる。
クとしてイオン注入を行なっているので、ソース及びド
レインの非対称性を少なくでき、しかも、イオン注入後
薄い導電層上に更に導電層を形成してゲート層としてい
るので、低抵抗のゲート層を得ることができ、トランス
ファゲートのヨード線等としても十分使用できる。又、
最初に薄い導電層を形成しているので、ゲート層のバタ
ン精度を向上できる。
第１図は本発明の一実施例の製造工程図、第２図は従来
の＃Ｍ造図である。 図において、 １０は基板、 １２ａ，１２ｂは多結晶シリ」コン層〈導電層〉、１２
はゲート配線層（ゲート層）、 １３はソース、 １４はドレインを示す。
の＃Ｍ造図である。 図において、 １０は基板、 １２ａ，１２ｂは多結晶シリ」コン層〈導電層〉、１２
はゲート配線層（ゲート層）、 １３はソース、 １４はドレインを示す。
Claims (1)
- 【特許請求の範囲】 基板（１０）上に、最終的なゲート層（１２）の厚さよ
りも薄い導電層（１２ａ）を形成する工程と、 該薄い導電層（１２ａ）をマスクとし、イオン注入によ
って上記基板（１０）にソース（１３）及びドレイン（
１４）を形成する工程と、 しかる後、上記薄い導電層（１２ａ）上に選択成長を行
ない、上記最終的な厚さのゲート層（１２）になるよう
に更に導電層（１２ｂ）を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15810289A JPH0322538A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15810289A JPH0322538A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322538A true JPH0322538A (ja) | 1991-01-30 |
Family
ID=15664348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15810289A Pending JPH0322538A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322538A (ja) |
-
1989
- 1989-06-20 JP JP15810289A patent/JPH0322538A/ja active Pending
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