JPH03219723A - アップダウンカウンタ装置 - Google Patents
アップダウンカウンタ装置Info
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- JPH03219723A JPH03219723A JP1561190A JP1561190A JPH03219723A JP H03219723 A JPH03219723 A JP H03219723A JP 1561190 A JP1561190 A JP 1561190A JP 1561190 A JP1561190 A JP 1561190A JP H03219723 A JPH03219723 A JP H03219723A
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- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータ等の半導体装置におけ
るカウント機能を実現するアップダウンカウンタ装置に
関するものである。
るカウント機能を実現するアップダウンカウンタ装置に
関するものである。
第２図は従来のアップダウンカウンタ装置（２相処理カ
ウンタ装置）の構成を示すものである。
ウンタ装置）の構成を示すものである。
Ａ、Ｂはカウンタに入力される位相差のあるパルス入力
である。１はカウンタで、アップカウントするかダウン
カウントするかを制御できるＵＤ大入力備えている。２
はＡＮＤ回路で、パルス入力信号Ａとカウントクロック
発生回路４の出力ａが入力され、ＡＮＤ回路２の出力す
は、カウンタ１のクロック入力信号Ｔとなり、カウンタ
１へ入力される。カウンタ１はＡＮＤ回路２の出力をカ
ウントする。４は入力パルス信号Ｂと、アップダウン制
御回路５の出力Ｃによって、クロックａを発生するカウ
ントクロック発生回路である。５はアップダウン制御回
路で、パルス信号ＡとＢを入力してアップダウン制御信
号ｄを出力し、また、カラントフロツタ発生回路４に入
力する信号Ｃを出力する。
である。１はカウンタで、アップカウントするかダウン
カウントするかを制御できるＵＤ大入力備えている。２
はＡＮＤ回路で、パルス入力信号Ａとカウントクロック
発生回路４の出力ａが入力され、ＡＮＤ回路２の出力す
は、カウンタ１のクロック入力信号Ｔとなり、カウンタ
１へ入力される。カウンタ１はＡＮＤ回路２の出力をカ
ウントする。４は入力パルス信号Ｂと、アップダウン制
御回路５の出力Ｃによって、クロックａを発生するカウ
ントクロック発生回路である。５はアップダウン制御回
路で、パルス信号ＡとＢを入力してアップダウン制御信
号ｄを出力し、また、カラントフロツタ発生回路４に入
力する信号Ｃを出力する。
パルス入力信号Ａ、Ｂは位相のずれたもので、第２図に
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタ１の動作は、パルスＡが“Ｌ′°
から°“Ｈ”に立ち上がった後に、パルスＢの“Ｌ Ｉ
Ｉから°°Ｈ”への立ち上がりが入力されると、アップ
カウントし、パルスＡが“Ｌ”から１１ Ｈ＃に立ち上
がった後に、パルスＢのＨ″から“Ｌ ＩＩの立ち下が
りが入力されると、ダウンカウントする動作をする。
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタ１の動作は、パルスＡが“Ｌ′°
から°“Ｈ”に立ち上がった後に、パルスＢの“Ｌ Ｉ
Ｉから°°Ｈ”への立ち上がりが入力されると、アップ
カウントし、パルスＡが“Ｌ”から１１ Ｈ＃に立ち上
がった後に、パルスＢのＨ″から“Ｌ ＩＩの立ち下が
りが入力されると、ダウンカウントする動作をする。
まず、Ａに“Ｌ”からＨ１１の立ち上がりが入力され、
アップダウン制御回路５に入力されると、Ａの“Ｌｏ”
から“Ｈ”の立ち上がりエツジでＢのレベルを取り込み
、そのレベルの反転をｄに出力する。Ａが“Ｌ ＩＩレ
ベルの間は、Ｂの信号の反転信号をｄに出力する。カウ
ントクロック発生回路４では、Ａの“Ｌ“からＨ″°の
立ち上がりが来た後に、Ｂの°ｌ Ｌ １′から“Ｈ”
への立ち上がりが来たことを検出し、そのＢの“Ｌ”か
らＨ′の立ち上がりが来た時点から、Ａが“Ｈ”の間、
Ｂのレベルが“ＨＩＩで変わらなければ、ＡがＨＩＩの
間はａからＬ”レベルのパルスを出力する。
アップダウン制御回路５に入力されると、Ａの“Ｌｏ”
から“Ｈ”の立ち上がりエツジでＢのレベルを取り込み
、そのレベルの反転をｄに出力する。Ａが“Ｌ ＩＩレ
ベルの間は、Ｂの信号の反転信号をｄに出力する。カウ
ントクロック発生回路４では、Ａの“Ｌ“からＨ″°の
立ち上がりが来た後に、Ｂの°ｌ Ｌ １′から“Ｈ”
への立ち上がりが来たことを検出し、そのＢの“Ｌ”か
らＨ′の立ち上がりが来た時点から、Ａが“Ｈ”の間、
Ｂのレベルが“ＨＩＩで変わらなければ、ＡがＨＩＩの
間はａからＬ”レベルのパルスを出力する。
Ａが“Ｌ″レベル間は出力ａは“ＨＩＩレベルを出力す
る。
る。
次に、カウンタ１へ入力するクロックｂは、Ａとａが“
Ｈ”の時に“Ｈ”のパルスとなり、カウンタ１へ入力さ
れる。カウンタ１は、アップダウン制御信号ｄが“°Ｈ
”のとき、クロックｂの立ち下がりが入力された時、ア
ップカウントするとすれば、第２図の波形で示すように
、ＢＯＸのエツジでカウントクロックｂに立ち下がりエ
ツジが発生し、ｄは“ＨＩＩレベルであるため、Ｘのエ
ツジでアップカウントする。このようなＡとＢのパルス
入力の関係であれば、常に、Ｂの立ち上がりエツジでア
ップカウント動作を行う。
Ｈ”の時に“Ｈ”のパルスとなり、カウンタ１へ入力さ
れる。カウンタ１は、アップダウン制御信号ｄが“°Ｈ
”のとき、クロックｂの立ち下がりが入力された時、ア
ップカウントするとすれば、第２図の波形で示すように
、ＢＯＸのエツジでカウントクロックｂに立ち下がりエ
ツジが発生し、ｄは“ＨＩＩレベルであるため、Ｘのエ
ツジでアップカウントする。このようなＡとＢのパルス
入力の関係であれば、常に、Ｂの立ち上がりエツジでア
ップカウント動作を行う。
従来の技術は、Ａのパルスの立ち上がりを見て、リエッ
ジ部で、カウンタ１のカウント有効エツジ（ここではｂ
の立ち下がりエツジ）を発生させていたため、Ａが“Ｈ
ＩＩレベルの間に、−度“Ｌｏ“から°“Ｈ１１に立ち
上がったパルスＢが°“Ｈ”から“Ｌパに立ち下がった
時、その立ち下がりエツジでカウンタ１のカウント有効
エツジを発生することはできなかった。
ジ部で、カウンタ１のカウント有効エツジ（ここではｂ
の立ち下がりエツジ）を発生させていたため、Ａが“Ｈ
ＩＩレベルの間に、−度“Ｌｏ“から°“Ｈ１１に立ち
上がったパルスＢが°“Ｈ”から“Ｌパに立ち下がった
時、その立ち下がりエツジでカウンタ１のカウント有効
エツジを発生することはできなかった。
たとえば、Ｂのｙの立ち上がりエツジでは、Ｘの立ち上
がりエツジと同じように、カウンタ１の有効エツジが発
生し、またアップダウン制御信号ｄがカウンタ１の有効
エツジが発生するまでは“Ｈｏ”レベルを保つようにし
ているため、ｙのエツジでＸのエツジと゛同様、アップ
カウントする。これはＡが立ち上がった後の、立ち上が
りエツジでアップカウントする動作としては問題はない
、しかし、Ａが“Ｈ”レベルの間に、ＡとＢの位相関係
が正反対になる場合を考えると、たとえば２のエツジの
ように、Ｂが、Ａが“Ｈｏの間に一度立ち上がった後に
、“Ｈｏから“Ｌ”に立ち下がった場合、カウントクロ
ック発生回路４の出力ａは、Ａが“Ｌ”に立ち下がる前
に、“Ｈ”に立ち上がるようになっていた。つまり第２
図に示すように、カウントクロックｂの、パルスＢの２
に対応する立ち下がりエツジ点では、カウント有効エツ
ジが発生しないので、カウンタ値は変わらない。そのた
め従来の構成では、第２図のＥの時点で、ＡとＢのパル
ス入力の位相が反転した場合、Ｅ点まではアップカウン
ト、８点以降はダウンカウントするところが、Ａが“Ｈ
”の間にＢの立ち下がりエツジが来たにもかかわらずそ
のエツジをダウンカウントできなかったので、有効なカ
ウントエツジ数とカウント値との間にずれを生じるとい
う問題があった。
がりエツジと同じように、カウンタ１の有効エツジが発
生し、またアップダウン制御信号ｄがカウンタ１の有効
エツジが発生するまでは“Ｈｏ”レベルを保つようにし
ているため、ｙのエツジでＸのエツジと゛同様、アップ
カウントする。これはＡが立ち上がった後の、立ち上が
りエツジでアップカウントする動作としては問題はない
、しかし、Ａが“Ｈ”レベルの間に、ＡとＢの位相関係
が正反対になる場合を考えると、たとえば２のエツジの
ように、Ｂが、Ａが“Ｈｏの間に一度立ち上がった後に
、“Ｈｏから“Ｌ”に立ち下がった場合、カウントクロ
ック発生回路４の出力ａは、Ａが“Ｌ”に立ち下がる前
に、“Ｈ”に立ち上がるようになっていた。つまり第２
図に示すように、カウントクロックｂの、パルスＢの２
に対応する立ち下がりエツジ点では、カウント有効エツ
ジが発生しないので、カウンタ値は変わらない。そのた
め従来の構成では、第２図のＥの時点で、ＡとＢのパル
ス入力の位相が反転した場合、Ｅ点まではアップカウン
ト、８点以降はダウンカウントするところが、Ａが“Ｈ
”の間にＢの立ち下がりエツジが来たにもかかわらずそ
のエツジをダウンカウントできなかったので、有効なカ
ウントエツジ数とカウント値との間にずれを生じるとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、第２図でいう、パルス人力Ｂの２の立ち下が
りエツジにおいてもカウンタの有効エツジを発生させ、
さらに、この時のカウンタのアップダウンの制御信号を
ダウンカウントになるようにすることにより、パルスＡ
とＢの位相関係が第２図のように、Ｅ点で正反対になっ
た場合は、パルスＢの立ち下がりの有効エツジに対する
カウンタへのカウントクロックパルスを発生させ、パル
スＢのカウント有効エツジ数とカウンタのカウント値に
ずれを生じないアップダウンカウンタ装置を得ることを
目的としている。
たもので、第２図でいう、パルス人力Ｂの２の立ち下が
りエツジにおいてもカウンタの有効エツジを発生させ、
さらに、この時のカウンタのアップダウンの制御信号を
ダウンカウントになるようにすることにより、パルスＡ
とＢの位相関係が第２図のように、Ｅ点で正反対になっ
た場合は、パルスＢの立ち下がりの有効エツジに対する
カウンタへのカウントクロックパルスを発生させ、パル
スＢのカウント有効エツジ数とカウンタのカウント値に
ずれを生じないアップダウンカウンタ装置を得ることを
目的としている。
この発明にかかるアップダウンカウンタ装置は、従来の
基本的な考え方は、パルスＡの立ち上がりが来た後のパ
ルスＢの立ち上がりを有効なものとしていたのに対し、
パルスＢの立ち上がりエツジ。
基本的な考え方は、パルスＡの立ち上がりが来た後のパ
ルスＢの立ち上がりを有効なものとしていたのに対し、
パルスＢの立ち上がりエツジ。
立ち下がりエツジ゛の両エツジについて対応したカウン
トクロック源を発生させておいて、さらにそのカウント
クロック源の中でカウント有効クロックを選択するよう
にするとともに、選択したカウント有効クロックに対す
るアップダウン制御信号をパルス人力Ｂを用いて求める
というカウンタ動作を行うようにしたものである。
トクロック源を発生させておいて、さらにそのカウント
クロック源の中でカウント有効クロックを選択するよう
にするとともに、選択したカウント有効クロックに対す
るアップダウン制御信号をパルス人力Ｂを用いて求める
というカウンタ動作を行うようにしたものである。
この発明においては、カウントクロックは、パルス入力
信号Ｂの立ち上がりエツジ、立ち下がりエツジの両エツ
ジから選択するようにしているので、パルス入力信号Ａ
とＢの位相が正反対に逆転する時点においても、パルス
入力信号Ｂのエツジをカウントクロックの有効クロック
にさせることができる。
信号Ｂの立ち上がりエツジ、立ち下がりエツジの両エツ
ジから選択するようにしているので、パルス入力信号Ａ
とＢの位相が正反対に逆転する時点においても、パルス
入力信号Ｂのエツジをカウントクロックの有効クロック
にさせることができる。
以下、この発明の一実施例を図について説明する。
第１図において、１はカウンタで、アップカウントする
か、ダウンカウントするかを制御できるＵＤ大入力備え
ている。２はＡＮＤ回路で、パルス入力信号Ｂの立ち上
がりエツジ、立ち下がりエツジを検出し、そのエツジで
パルスを発生させるエツジパルス発生回路３の出力ａと
、もう一方のパルス入力信号Ａとが入力され、そのＡＮ
Ｄ２の出力すはカウンタｌのカウント人力Ｔに接続され
る。３は両エツジパルス発生回路で、パルス入力信号Ｂ
の両エツジを検出し、出力ａにパルスを出力する。パル
ス入力信号Ｂはカウンタ１のアップカウントダウンカウ
ントを決めるＵＤ大入力接続されている。
か、ダウンカウントするかを制御できるＵＤ大入力備え
ている。２はＡＮＤ回路で、パルス入力信号Ｂの立ち上
がりエツジ、立ち下がりエツジを検出し、そのエツジで
パルスを発生させるエツジパルス発生回路３の出力ａと
、もう一方のパルス入力信号Ａとが入力され、そのＡＮ
Ｄ２の出力すはカウンタｌのカウント人力Ｔに接続され
る。３は両エツジパルス発生回路で、パルス入力信号Ｂ
の両エツジを検出し、出力ａにパルスを出力する。パル
ス入力信号Ｂはカウンタ１のアップカウントダウンカウ
ントを決めるＵＤ大入力接続されている。
パルス入力信号Ａ、Ｂは位相のずれたもので、第１図に
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタｌの動作は、パルスＡがＩｔ Ｈ
ＩＩの間に、パルスＢの“′Ｌ″から“Ｈ”の立ち上が
りが入力されると、アップカンウドし、“ＨＩＩから°
“Ｌ”の立ち下がりが入力されるとダウンカウントする
動作をする。
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタｌの動作は、パルスＡがＩｔ Ｈ
ＩＩの間に、パルスＢの“′Ｌ″から“Ｈ”の立ち上が
りが入力されると、アップカンウドし、“ＨＩＩから°
“Ｌ”の立ち下がりが入力されるとダウンカウントする
動作をする。
まず、ＡがＩ Ｈ１“の間にＢが“Ｌ”から“Ｈ”の立
ち上がりエツジ（Ｘ）が入力されると、エツジパルス発
生回路３から第１図（ｂ）のａのようなパルス■が発生
する。このパルス■はＡＮＤ回路２に入力される。この
とき、パルス入力信号Ａは“Ｈ″°°レベルるため、Ａ
ＮＤ回路２の出力すはパルス■がそのまま出力され、カ
ウンタ１のカウントクロックとして入力される。カウン
タ１はＵＤ大入力Ｈ′”レベルのときアップカウント、
′Ｌ”レベルのときダウンカウントとすると、今ａのパ
ルス■に対応したｂのパルスがカウンタ１に入力された
時、ＵＤにはパルス入力信号Ｂの“Ｈ”レベルが入力さ
れているので、カウンタ１がカウントクロツタ入力信号
Ｔの立ち下がりエツジをカウント有効エツジとすれば、
パルス■の立ち下がりでアップカウントする。
ち上がりエツジ（Ｘ）が入力されると、エツジパルス発
生回路３から第１図（ｂ）のａのようなパルス■が発生
する。このパルス■はＡＮＤ回路２に入力される。この
とき、パルス入力信号Ａは“Ｈ″°°レベルるため、Ａ
ＮＤ回路２の出力すはパルス■がそのまま出力され、カ
ウンタ１のカウントクロックとして入力される。カウン
タ１はＵＤ大入力Ｈ′”レベルのときアップカウント、
′Ｌ”レベルのときダウンカウントとすると、今ａのパ
ルス■に対応したｂのパルスがカウンタ１に入力された
時、ＵＤにはパルス入力信号Ｂの“Ｈ”レベルが入力さ
れているので、カウンタ１がカウントクロツタ入力信号
Ｔの立ち下がりエツジをカウント有効エツジとすれば、
パルス■の立ち下がりでアップカウントする。
次にＡが“Ｌ”に立ち下がってからＢが立ち下がった時
には、エツジパルス発生回路３の出力ａにはパルスは発
生するが、ＡＮＤ２でＡが“Ｌ”であるため、ＡＮＤ出
力すにはａのパルスは出力されず、“Ｌ”レベルのまま
、カウンタへの入力はない。
には、エツジパルス発生回路３の出力ａにはパルスは発
生するが、ＡＮＤ２でＡが“Ｌ”であるため、ＡＮＤ出
力すにはａのパルスは出力されず、“Ｌ”レベルのまま
、カウンタへの入力はない。
続いて、再びＡが立ち上がって“Ｈ”レベルの間にＢか
ら“Ｌ”から“Ｈ”の立ち上がりエツジｙが入力される
と、エツジＸと同様な考え方から、カウンタ１ヘクロツ
ク入力が与えられる。また、このときもＵＤはＢが入力
されているためＨ１１レベルであり、エツジｙに対応し
て、カウンタ１はアップカウントする。
ら“Ｌ”から“Ｈ”の立ち上がりエツジｙが入力される
と、エツジＸと同様な考え方から、カウンタ１ヘクロツ
ク入力が与えられる。また、このときもＵＤはＢが入力
されているためＨ１１レベルであり、エツジｙに対応し
て、カウンタ１はアップカウントする。
さて、このＡが“Ｈ″の間に、Ｂが一度立ち上がりエツ
ジｙの後に、立ち下がりエツジ２が来た場合、同じくエ
ツジパルス発生回路３からパルス■がａに出力され、Ａ
ＮＤ回路２に入力される。
ジｙの後に、立ち下がりエツジ２が来た場合、同じくエ
ツジパルス発生回路３からパルス■がａに出力され、Ａ
ＮＤ回路２に入力される。
この時Ａは“°Ｈ′′であるため、ＡＮＤ回路２の出力
すはａのパルス■がそのまま出力され、カウンタ１のク
ロック入力となる。また、この時、ＵＤは信号Ｂである
から“Ｌ″ルベルなり、カウンタ１は、エツジ２をダウ
ンカウントすることになる。
すはａのパルス■がそのまま出力され、カウンタ１のク
ロック入力となる。また、この時、ＵＤは信号Ｂである
から“Ｌ″ルベルなり、カウンタ１は、エツジ２をダウ
ンカウントすることになる。
従って、パルスＡがＨ”の間に、パルスＢの立ち上がり
、立ち下がりの両エツジが来ると、カウンタはアップカ
ウントとダウンカウントとを行うので、その間のカウン
ト結果は、エツジＸをカウントした時と同じ値になる。
、立ち下がりの両エツジが来ると、カウンタはアップカ
ウントとダウンカウントとを行うので、その間のカウン
ト結果は、エツジＸをカウントした時と同じ値になる。
そのためＡとＢの位相が逆転した直後から、パルスＡの
“ＨＩＩの間に入力されたパルスＢの立ち下がりエツジ
をダウンカウントできるようになり、カウンタの値が有
効エツジに対応して連続的な値となるようになった。
“ＨＩＩの間に入力されたパルスＢの立ち下がりエツジ
をダウンカウントできるようになり、カウンタの値が有
効エツジに対応して連続的な値となるようになった。
なお、上記実施例では、カウンタ１は、ＵＤがｕ Ｈ＋
＋のときアップカウント、“Ｌ゛°゛のときダウンカウ
ントとしたが、その極性は反対であってもよい、また、
カウンタｌのカウント有効エツジを立ち下がりとしたが
、立ち上がりと考えても同様の効果が得られる。またＡ
ＮＤ回路２は同様な論理が取れれば他の回路でもよい、
上記説明では、Ａが立ち上がった後、Ｂが遅れて立ち上
がる位相を例にとったが、Ｂが進んでいる位相から考え
ても全く同様な考え方が成り立つ。
＋のときアップカウント、“Ｌ゛°゛のときダウンカウ
ントとしたが、その極性は反対であってもよい、また、
カウンタｌのカウント有効エツジを立ち下がりとしたが
、立ち上がりと考えても同様の効果が得られる。またＡ
ＮＤ回路２は同様な論理が取れれば他の回路でもよい、
上記説明では、Ａが立ち上がった後、Ｂが遅れて立ち上
がる位相を例にとったが、Ｂが進んでいる位相から考え
ても全く同様な考え方が成り立つ。
またへの“Ｈ”の間でＢの立ち上がり、立ち下がりエツ
ジが１つずつ来た場合を考えたが、その両エツジの対は
何度入っても同様の効果が得られる。さらに、Ｂの立ち
上がり、立ち下がりの入る順が、立ち下がり、立ち上が
りの順であってもよい、また、Ａが“ＨＩＩのときのＢ
の立ち上がり。
ジが１つずつ来た場合を考えたが、その両エツジの対は
何度入っても同様の効果が得られる。さらに、Ｂの立ち
上がり、立ち下がりの入る順が、立ち下がり、立ち上が
りの順であってもよい、また、Ａが“ＨＩＩのときのＢ
の立ち上がり。
立ち下がりと説明したが、ＡがＬ”のときのＢの立ち上
がり、立ち下がりとしても、極性が変わるだけで、上記
と同様の効果が得られる。
がり、立ち下がりとしても、極性が変わるだけで、上記
と同様の効果が得られる。
以上のように、この発明によれば、基準となるパルス信
号Ａに対し、位相のずれた一方のパルスＢの立ち上がり
、立ち下がりの両エツジを検出してパルスを発生させ、
その発生させたパルスをパルス信号Ａによりカウンタへ
の有効クロックとして選択するようにするとともに、パ
ルスＢを用いてカウンタのアップカウントダウンカウン
トを制御するようにしたので、ＡとＢのパルスの位相関
係が逆になっても、カウンタはそのカウント有効パルス
を位相に従って正しくカウントでき、パルスＢのカウン
ト有効エツジ数とカウンタのカウント値にずれを生じな
いアップダウンカウンタ装置が得られる効果がある。
号Ａに対し、位相のずれた一方のパルスＢの立ち上がり
、立ち下がりの両エツジを検出してパルスを発生させ、
その発生させたパルスをパルス信号Ａによりカウンタへ
の有効クロックとして選択するようにするとともに、パ
ルスＢを用いてカウンタのアップカウントダウンカウン
トを制御するようにしたので、ＡとＢのパルスの位相関
係が逆になっても、カウンタはそのカウント有効パルス
を位相に従って正しくカウントでき、パルスＢのカウン
ト有効エツジ数とカウンタのカウント値にずれを生じな
いアップダウンカウンタ装置が得られる効果がある。
第１図はこの発明の一実施例による２相処理カウンタ装
置を示す図、第２図は従来の２相処理カウンタ装置を示
す図である。 １はカウンタ、２はＡＮＤ回路、３は両エツジパルス発
生回路、４はカウントクロック発生回路、５はアップダ
ウン制御回路である。 なお図中同一符号は同−又は相当部分を示す。 第１図
置を示す図、第２図は従来の２相処理カウンタ装置を示
す図である。 １はカウンタ、２はＡＮＤ回路、３は両エツジパルス発
生回路、４はカウントクロック発生回路、５はアップダ
ウン制御回路である。 なお図中同一符号は同−又は相当部分を示す。 第１図
Claims (1)
- （１）第１のパルス入力信号を基準とし、その基準信号
に対し位相差のある第２のパルス信号を入力するアップ
ダウンカウンタ装置において、カウンタは第２のパルス
信号によりアップカウントするかダウンカウントするか
を判別する入力を備え、 上記第２のパルス信号の立ち上がり、立ち下がりの両エ
ッジでパルスを発生させる両エッジパルス発生回路と、 該両エッジパルス発生回路で発生したエッジパルスのう
ち、カウント有効クロックを第１のパルスにより選択し
、その出力のエッジパルスを上記カウンタへのカウント
クロック入力とするＡＮＤ回路とを備えたことを特徴と
するアップダウンカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561190A JPH0828657B2 (ja) | 1990-01-24 | 1990-01-24 | アップダウンカウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561190A JPH0828657B2 (ja) | 1990-01-24 | 1990-01-24 | アップダウンカウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219723A true JPH03219723A (ja) | 1991-09-27 |
| JPH0828657B2 JPH0828657B2 (ja) | 1996-03-21 |
Family
ID=11893502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1561190A Expired - Lifetime JPH0828657B2 (ja) | 1990-01-24 | 1990-01-24 | アップダウンカウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828657B2 (ja) |
-
1990
- 1990-01-24 JP JP1561190A patent/JPH0828657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828657B2 (ja) | 1996-03-21 |
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