JPH03219352A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH03219352A JPH03219352A JP2015893A JP1589390A JPH03219352A JP H03219352 A JPH03219352 A JP H03219352A JP 2015893 A JP2015893 A JP 2015893A JP 1589390 A JP1589390 A JP 1589390A JP H03219352 A JPH03219352 A JP H03219352A
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- JP
- Japan
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- cpu
- instruction
- input
- wait time
- time
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は入出力制御装置に関し、特に入出力装置のりト
ライ制御方式におけるウェイト処理の診断に関する。
ライ制御方式におけるウェイト処理の診断に関する。
従来技術
従来、入出力装置のりトライ制御方式においては、ｃｐ
ｕ ＜中央処理装置）か入出力装置に対して命令を出力
した際に、その命令が入出力装置で受付けられずにウェ
イト応答が返送されてきてＣＰＵがウェイト状態になる
と、ＣＰＵではウェイト応答とともに返送されてきたウ
ェイト時間を認識し、そのウェイト時間が経過してから
入出力装置に対して同し命令の出力（リトライ）を行っ
ていた。
ｕ ＜中央処理装置）か入出力装置に対して命令を出力
した際に、その命令が入出力装置で受付けられずにウェ
イト応答が返送されてきてＣＰＵがウェイト状態になる
と、ＣＰＵではウェイト応答とともに返送されてきたウ
ェイト時間を認識し、そのウェイト時間が経過してから
入出力装置に対して同し命令の出力（リトライ）を行っ
ていた。
そのとき、その命令か入出力装置で再度受付けられずに
ウェイト時間が更新されなかった場合にのみ、装置の診
断を行うユニットに入出力制御装置の異常として通知し
ていた。
ウェイト時間が更新されなかった場合にのみ、装置の診
断を行うユニットに入出力制御装置の異常として通知し
ていた。
このような従来のりトライ制御方式では、ＣＰＵが入出
力装置からのウェイト時間を認志し、そのウェイト時間
か経過してから入出力装置に＆＝ｔ して同し命令を出
力し、その命令が再度受付けられずにウェイト時間が更
新されなかった場合にのみ、入出力制御装置の異常とし
て診断系のユニットに通知するようになっているので、
ＣＰＵが入出力装置からウェイト応答を受けてウェイト
状態にあるとき、他のＣＰＵが同一の入出力装置に対し
て命令を発行し、その命令が受付けられて先のＣＰＵか
保持しているウェイト時間が変化すると、先のＣＰＵか
再びリトライを行ってもウェイト応答を受けることにな
り、ウェイト時間そのものが無意味なものになってしま
うという欠点がある。
力装置からのウェイト時間を認志し、そのウェイト時間
か経過してから入出力装置に＆＝ｔ して同し命令を出
力し、その命令が再度受付けられずにウェイト時間が更
新されなかった場合にのみ、入出力制御装置の異常とし
て診断系のユニットに通知するようになっているので、
ＣＰＵが入出力装置からウェイト応答を受けてウェイト
状態にあるとき、他のＣＰＵが同一の入出力装置に対し
て命令を発行し、その命令が受付けられて先のＣＰＵか
保持しているウェイト時間が変化すると、先のＣＰＵか
再びリトライを行ってもウェイト応答を受けることにな
り、ウェイト時間そのものが無意味なものになってしま
うという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ウェイト状態のＣＰＵが効率的にリトラ
イを行うことができる入出力制御装置の提供を目的とす
る。
されたもので、ウェイト状態のＣＰＵが効率的にリトラ
イを行うことができる入出力制御装置の提供を目的とす
る。
発明の構成
本発明による入出力制御装置は、中央処理装置からの入
出力命令が入出力装置で処理中の入出力命令よりも優先
順位か高いか否かを判別する判別手段と、前記判別手段
により前記中央処理装置からの人出ノｊ命令か前記処理
中の入出力命令よりも優先順位が高いと判別されたとき
、前記入出力装置において他の中央処理装置からの入出
力命令が受付は可能となるまでの時間を示すウェイト時
間を生成する生成手段と、前記生成手段により生成され
た前記ウェイト時間を前記能の中央処理装置に通知する
通知手段とを有することを特徴とする。
出力命令が入出力装置で処理中の入出力命令よりも優先
順位か高いか否かを判別する判別手段と、前記判別手段
により前記中央処理装置からの人出ノｊ命令か前記処理
中の入出力命令よりも優先順位が高いと判別されたとき
、前記入出力装置において他の中央処理装置からの入出
力命令が受付は可能となるまでの時間を示すウェイト時
間を生成する生成手段と、前記生成手段により生成され
た前記ウェイト時間を前記能の中央処理装置に通知する
通知手段とを有することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、入出力制御装置１のレジスタ１１には
現在入出力装置（図示せず）で処理中の命令の実行レベ
ルが保持されており、比較器１２はオアゲート３を介し
て入力されたＣＰＵ２−ｉ（ｉ＝１．２．・・・・・・
、ｎ）からの命令の実行レベルとレジスタ１１に保持さ
れた命令の実行レベルとを比較し、それらの命令の優先
順位を較べる。
る。図において、入出力制御装置１のレジスタ１１には
現在入出力装置（図示せず）で処理中の命令の実行レベ
ルが保持されており、比較器１２はオアゲート３を介し
て入力されたＣＰＵ２−ｉ（ｉ＝１．２．・・・・・・
、ｎ）からの命令の実行レベルとレジスタ１１に保持さ
れた命令の実行レベルとを比較し、それらの命令の優先
順位を較べる。
比較器１２は現在処理中の命令の実行レベルがＣＰＵ２
−ｉからの命令の実行レベルよりも優先順位か高ければ
、“０゛をウェイト時間算出回路１３およびＣＰＵ２−
ｉに出力する。すなわち、入出力装置では現在処理中の
命令の処理が続行され、ＣＰＵ２−ｉに対してウェイト
応答が出力される。
−ｉからの命令の実行レベルよりも優先順位か高ければ
、“０゛をウェイト時間算出回路１３およびＣＰＵ２−
ｉに出力する。すなわち、入出力装置では現在処理中の
命令の処理が続行され、ＣＰＵ２−ｉに対してウェイト
応答が出力される。
一方、現在処理中の命令の実行レベルがＣＰＵ２−ｉか
らの命令の実行レベルよりも優先順位が低ければ、“１
”をウェイト時間算出回路１３およびＣＰＵ２−ｉに出
力する。すなわち、入出力装置で現在処理中の命令の処
理が中止され、ＣＰＵ２−１からの命令の処理が実行さ
れる。
らの命令の実行レベルよりも優先順位が低ければ、“１
”をウェイト時間算出回路１３およびＣＰＵ２−ｉに出
力する。すなわち、入出力装置で現在処理中の命令の処
理が中止され、ＣＰＵ２−１からの命令の処理が実行さ
れる。
ウェイト時間算出回路１３は比較器１２から“１”か入
力されると、ＣＰＵ２−ｉからの命令の処理時間を加え
た新たなウェイト時間を算出し、そのウェイト時間をウ
ェイト時間保持レジスタ１４に出力する。
力されると、ＣＰＵ２−ｉからの命令の処理時間を加え
た新たなウェイト時間を算出し、そのウェイト時間をウ
ェイト時間保持レジスタ１４に出力する。
ウェイト時間保持レジスタ］４はウェイト時間算出回路
］３で算出されたウェイト時間を保持する。
］３で算出されたウェイト時間を保持する。
ＣＰＵ２−ｉは入出力制御装置１のウェイト時間保持レ
ジスタ］４からアンドケート５，６を介して送られてき
たウェイト時間を保持するウェイト時間保持レジスタ２
１−１と、ウェイト時間保持レジスタ１４から送られて
きたウェイト時間と前回ウェイト時間保持レジスタ２１
−１に保持されたウェイト時間とを比較し、ウェイト時
間が更新されていなければ、オアゲート７を介して診断
系のユニット（図示せず）に入出力制御装置１の異常を
通知する比較器２２−１とを含んで構成されている。
ジスタ］４からアンドケート５，６を介して送られてき
たウェイト時間を保持するウェイト時間保持レジスタ２
１−１と、ウェイト時間保持レジスタ１４から送られて
きたウェイト時間と前回ウェイト時間保持レジスタ２１
−１に保持されたウェイト時間とを比較し、ウェイト時
間が更新されていなければ、オアゲート７を介して診断
系のユニット（図示せず）に入出力制御装置１の異常を
通知する比較器２２−１とを含んで構成されている。
オアゲート３はＣＰＵ２−ｉからの命令の論理和を取り
、その演算結果を比較器１２に出力する。
、その演算結果を比較器１２に出力する。
アンドゲート５はインバータ４からの比較器１２の比較
結果の反転値とウェイト時間保持レジスタ１４からのウ
ェイト時間との論理積を取り、その演算結果をＣＰＵ２
−ｉのウェイト時間保持レジスタ２１−１に出力する。
結果の反転値とウェイト時間保持レジスタ１４からのウ
ェイト時間との論理積を取り、その演算結果をＣＰＵ２
−ｉのウェイト時間保持レジスタ２１−１に出力する。
すなわち、現在処理中の命令の実行レベルがＣＰＵ２−
ｉがらの命令の実行レベルよりも優先順位か高いことが
比較器１２て検出されると、ウェイト時間保持レジスタ
１４のウェイト時間がアンドゲート５からｃｐｕ２−＋
に送出される。
ｉがらの命令の実行レベルよりも優先順位か高いことが
比較器１２て検出されると、ウェイト時間保持レジスタ
１４のウェイト時間がアンドゲート５からｃｐｕ２−＋
に送出される。
アンドゲート６は比較器１２の比較結果とウェイト時間
保持レジスタ１４からのウェイト時間との論理積を取り
、その演算結果をＣＰＵ２−ｉのウェイト時間保持レジ
スタ２１−ｊに出力する。すなわち、現在処理中の命令
の実行レベルがＣＰＵ２−１からの命令の実行レベルよ
りも優先順位が低いことか比較器１２で検出されると、
ウェイト時間保持レジスタ１４のウェイト時間がアンド
ゲート６からＣＰＵ２−ｉに送出される。
保持レジスタ１４からのウェイト時間との論理積を取り
、その演算結果をＣＰＵ２−ｉのウェイト時間保持レジ
スタ２１−ｊに出力する。すなわち、現在処理中の命令
の実行レベルがＣＰＵ２−１からの命令の実行レベルよ
りも優先順位が低いことか比較器１２で検出されると、
ウェイト時間保持レジスタ１４のウェイト時間がアンド
ゲート６からＣＰＵ２−ｉに送出される。
第２図は本発明の一実施例の動作を示すフローチャート
である。これら第１図および第２図を用いて本発明の一
実施例の動作について説明する。
である。これら第１図および第２図を用いて本発明の一
実施例の動作について説明する。
入出力制御装置１はＣＰＵ２−ｉから入出力装置に対し
て発行された命令を受信すると（第２図ステップ３１）
、比較器１２によりＣＰＵ２−４からの命令の実行レベ
ルとレジスタ１１に保持された命令の実行レベルとを比
較し、それらの命令の優先順位を判別する（第２図ステ
ップ３２）。
て発行された命令を受信すると（第２図ステップ３１）
、比較器１２によりＣＰＵ２−４からの命令の実行レベ
ルとレジスタ１１に保持された命令の実行レベルとを比
較し、それらの命令の優先順位を判別する（第２図ステ
ップ３２）。
比較器１２によりＣＰＩＪ２−ｊからの命令の実行レベ
ルがレジスタ１１に保持された命令の実行レベルよりも
高いことが検出されると、現在入出力装置で実行されて
いる命令の処理を中止し、ＣＰＵ２−１からの命令の処
理の実行に移る。
ルがレジスタ１１に保持された命令の実行レベルよりも
高いことが検出されると、現在入出力装置で実行されて
いる命令の処理を中止し、ＣＰＵ２−１からの命令の処
理の実行に移る。
このとき、ウェイト時間算出回路１３によりＣＰＵ２−
１からの命令の処理時間を加えた新たなウェイト時間か
算出されてウェイト時間保持レジスタ１４に保持される
（第２図ステップ３３）。
１からの命令の処理時間を加えた新たなウェイト時間か
算出されてウェイト時間保持レジスタ１４に保持される
（第２図ステップ３３）。
また、ウェイト状態のＣＰＵには比較器１２からウェイ
ト時間が変化したことが通知され（第２図ステップ３４
）、ウェイト時間保持レジスタ１４に保持されたウェイ
ト時間がアンドゲート６を介して該ＣＰＵに送出される
（第２図ステップ３５）。
ト時間が変化したことが通知され（第２図ステップ３４
）、ウェイト時間保持レジスタ１４に保持されたウェイ
ト時間がアンドゲート６を介して該ＣＰＵに送出される
（第２図ステップ３５）。
その後に、タスクの切換えが行われる（第２図ステップ
３６）。
３６）。
ＣＰＵ２−ｉではウェイト状態であれば、比較器］２か
らウェイト時間が変化したことが通知されると、アンド
ケ−１・６を介して送られてきたウェイト時間をウェイ
ト時間保持レジスタ２１−１に保持する。
らウェイト時間が変化したことが通知されると、アンド
ケ−１・６を介して送られてきたウェイト時間をウェイ
ト時間保持レジスタ２１−１に保持する。
比較器１２によりＣＰＵ２−４からの命令の実行レベル
がレジスタ１１に保持された命令の実行レベルよりも低
いことが検出されると、命令を送信してきたＣＰＵ２−
ｊに比較器１２から“Ｏ“が出力され、すなわちＣＰＵ
２−ｉにウェイト応答か出力され（第２図ステップ３７
）、ウェイト時間保持レジスタ１４に保持されたウェイ
ト時間がアンドゲート５を介してＣＰＵ２−ｉに送出さ
れる（第２図ステップ３８）。
がレジスタ１１に保持された命令の実行レベルよりも低
いことが検出されると、命令を送信してきたＣＰＵ２−
ｊに比較器１２から“Ｏ“が出力され、すなわちＣＰＵ
２−ｉにウェイト応答か出力され（第２図ステップ３７
）、ウェイト時間保持レジスタ１４に保持されたウェイ
ト時間がアンドゲート５を介してＣＰＵ２−ｉに送出さ
れる（第２図ステップ３８）。
ＣＰＵ２−ｉではアンドゲート５を介して送られてきた
ウェイト時間保持レジスタ１４のウェイト時間がウェイ
ト時間保持レジスタ２１−１に保持され、このウェイト
時間保持レジスタ２１−１の内容が認識されてその内容
に応した時間か経過した後に、該命令が入出力制御装置
１に送出されてリトライか行われる。
ウェイト時間保持レジスタ１４のウェイト時間がウェイ
ト時間保持レジスタ２１−１に保持され、このウェイト
時間保持レジスタ２１−１の内容が認識されてその内容
に応した時間か経過した後に、該命令が入出力制御装置
１に送出されてリトライか行われる。
このとき、そのリトライに対して入出力制御装置］から
再びウェイト応答を受けた場合、ＣＰＵ２−ｉは再びリ
トライを行う前に前回の待ち時間、すなわちウェイト時
間保持レジスタ２１−１に保持されたウェイト時間とウ
ェイト応答に伴ってアンドゲート５を介して送られてき
たウェイト時間との比較を比較器２２−１で行い、その
結果ウェイト時間保持レジスタ２１−１に保持されたウ
ェイト時間が更新されていなければ、入出力制御装置１
に異常が生じたと判断し、オアゲート７を介して診断系
のユニットに入出力制御装置１の異常を通知する。
再びウェイト応答を受けた場合、ＣＰＵ２−ｉは再びリ
トライを行う前に前回の待ち時間、すなわちウェイト時
間保持レジスタ２１−１に保持されたウェイト時間とウ
ェイト応答に伴ってアンドゲート５を介して送られてき
たウェイト時間との比較を比較器２２−１で行い、その
結果ウェイト時間保持レジスタ２１−１に保持されたウ
ェイト時間が更新されていなければ、入出力制御装置１
に異常が生じたと判断し、オアゲート７を介して診断系
のユニットに入出力制御装置１の異常を通知する。
このように、入出力制御装置１の制御によりタスクが切
換わってウェイト時間が変化したときに、ウェイト時間
算出回路１３で算出された新しいウェイト時間をウェイ
ト状態のＣＰＵ２−ｉに通知するようにすることによっ
て、ウェイト状態のＣＰＵ２−ｉか効率的にリトライを
行うことができる。
換わってウェイト時間が変化したときに、ウェイト時間
算出回路１３で算出された新しいウェイト時間をウェイ
ト状態のＣＰＵ２−ｉに通知するようにすることによっ
て、ウェイト状態のＣＰＵ２−ｉか効率的にリトライを
行うことができる。
発明の詳細
な説明したように本発明によれば、中央処理装置からの
入出力命令か入出力装置で処理中の入出力命令よりも優
先順位か高いと判別されたとき、新しく ノを成された
ウェイト時間をウェイト状態の中央処理装置に通知する
ようにすることによって、ウェイト状態の中央処理装置
が効率的にリトライを行うことができるという効果があ
る。
入出力命令か入出力装置で処理中の入出力命令よりも優
先順位か高いと判別されたとき、新しく ノを成された
ウェイト時間をウェイト状態の中央処理装置に通知する
ようにすることによって、ウェイト状態の中央処理装置
が効率的にリトライを行うことができるという効果があ
る。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すフローチャートで
ある。 主要部分の符号の説明 １・・・・・・入出力制御装置 ２−１〜２−ｎ−＝−ＣＰ Ｕ ３．７・・・・・・オアゲート ４・・・・・・インバータ ５．６・・・・・・アンドゲート １１・・・・・・レジスタ １２・・・・・・比較器 １３・・・・・ウェイト時間算出回路
２図は本発明の一実施例の動作を示すフローチャートで
ある。 主要部分の符号の説明 １・・・・・・入出力制御装置 ２−１〜２−ｎ−＝−ＣＰ Ｕ ３．７・・・・・・オアゲート ４・・・・・・インバータ ５．６・・・・・・アンドゲート １１・・・・・・レジスタ １２・・・・・・比較器 １３・・・・・ウェイト時間算出回路
Claims (1)
- （１）中央処理装置からの入出力命令が入出力装置で処
理中の入出力命令よりも優先順位が高いか否かを判別す
る判別手段と、前記判別手段により前記中央処理装置か
らの入出力命令が前記処理中の入出力命令よりも優先順
位が高いと判別されたとき、前記入出力装置において他
の中央処理装置からの入出力命令が受付け可能となるま
での時間を示すウェイト時間を生成する生成手段と、前
記生成手段により生成された前記ウェイト時間を前記他
の中央処理装置に通知する通知手段とを有することを特
徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015893A JPH03219352A (ja) | 1990-01-25 | 1990-01-25 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015893A JPH03219352A (ja) | 1990-01-25 | 1990-01-25 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219352A true JPH03219352A (ja) | 1991-09-26 |
Family
ID=11901467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015893A Pending JPH03219352A (ja) | 1990-01-25 | 1990-01-25 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114545829A (zh) * | 2022-02-28 | 2022-05-27 | 徐州徐工挖掘机械有限公司 | 信号输出装置及信号输出控制方法、工程机械 |
-
1990
- 1990-01-25 JP JP2015893A patent/JPH03219352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114545829A (zh) * | 2022-02-28 | 2022-05-27 | 徐州徐工挖掘机械有限公司 | 信号输出装置及信号输出控制方法、工程机械 |
| CN114545829B (zh) * | 2022-02-28 | 2024-03-29 | 徐州徐工挖掘机械有限公司 | 信号输出装置及信号输出控制方法、工程机械 |
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