JPH03214757A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03214757A JPH03214757A JP2009665A JP966590A JPH03214757A JP H03214757 A JPH03214757 A JP H03214757A JP 2009665 A JP2009665 A JP 2009665A JP 966590 A JP966590 A JP 966590A JP H03214757 A JPH03214757 A JP H03214757A
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Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にチップ領域
の分離方法に関する。
の分離方法に関する。
従来、半導体素子が形成されたチップ領域の分離は、第
４図に示すように、スクライブ領域をダイアモンド・ブ
レードを用いたダイシング・ソーにより研削し、スクラ
イブ溝３Ａを形成したのち金属ローラによりチップ・ブ
レーキングを行ないチップに分離していたので、切断面
が垂直になっていた。
４図に示すように、スクライブ領域をダイアモンド・ブ
レードを用いたダイシング・ソーにより研削し、スクラ
イブ溝３Ａを形成したのち金属ローラによりチップ・ブ
レーキングを行ないチップに分離していたので、切断面
が垂直になっていた。
この様な形状の半導体チップを樹脂封止するとチップ端
部に大きな収縮応力が集中し、温度サイクルが印加され
ると、チップクラック（亀裂）や層間膜クラックが発生
し、故障に致る。
部に大きな収縮応力が集中し、温度サイクルが印加され
ると、チップクラック（亀裂）や層間膜クラックが発生
し、故障に致る。
上述した従来の半導体装置の製造工程におけるチップの
分離方法は、切断面が垂直である為、チープ端部が９０
゜の角度となり、樹脂封止した場合に応力がチップ端部
に集中し、チップクラックを発生させ、半導体装置の信
頼性及び製造歩留りを低下させるという欠点がある。
分離方法は、切断面が垂直である為、チープ端部が９０
゜の角度となり、樹脂封止した場合に応力がチップ端部
に集中し、チップクラックを発生させ、半導体装置の信
頼性及び製造歩留りを低下させるという欠点がある。
本発明の半導体装置の製造方法は、半導体基板上に複数
の素子を形成したのち、各素子を分離するためのスクラ
イブ領域を異方性エッチング法によりＶ字状にエッチン
グするものである。
の素子を形成したのち、各素子を分離するためのスクラ
イブ領域を異方性エッチング法によりＶ字状にエッチン
グするものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのシリコ
ン基板の断面図である。
ン基板の断面図である。
まずシリコン基板］に通常の集積回路の製造方法に従っ
て回路パターンを加工してチップ領域２に素子を形成す
る。次にフォトレジスト膜で表面を被覆し、パターンの
露光・現像によりスクライブ領域のフォトレジスト膜を
除去し、次で弗酸により酸化膜を除去してスクライブ領
域のシリコンを露出させる。
て回路パターンを加工してチップ領域２に素子を形成す
る。次にフォトレジスト膜で表面を被覆し、パターンの
露光・現像によりスクライブ領域のフォトレジスト膜を
除去し、次で弗酸により酸化膜を除去してスクライブ領
域のシリコンを露出させる。
次にフォトレジスト膜を全面除去した後、異方性エッチ
ング液（ヒドラジン，ＫＯＨ等）を使って、スクライブ
領域のシリコンを異方性エッチングする。例えば、（１
００）面を有するシリコン基板を用いると５４．７゜の
傾斜でエッチングが進む。エッチングの深さはスクライ
ブ領域の幅により決まり、自動的にＶ字溝となりエッチ
ングが停止する。スクライブ領域の幅を４２４μｍとす
るエッチングの深さは約３００μｍとなり、３５０μｍ
の厚さのシリコン基板を用いると５０μｍ残ることにな
る。この後、金属ローラによりチップ・ブレーキングを
行ないチップに分離ずる。
ング液（ヒドラジン，ＫＯＨ等）を使って、スクライブ
領域のシリコンを異方性エッチングする。例えば、（１
００）面を有するシリコン基板を用いると５４．７゜の
傾斜でエッチングが進む。エッチングの深さはスクライ
ブ領域の幅により決まり、自動的にＶ字溝となりエッチ
ングが停止する。スクライブ領域の幅を４２４μｍとす
るエッチングの深さは約３００μｍとなり、３５０μｍ
の厚さのシリコン基板を用いると５０μｍ残ることにな
る。この後、金属ローラによりチップ・ブレーキングを
行ないチップに分離ずる。
第２図は上記方法によりチップ分離したチップ２Ａをリ
ードフレーム４に接着し、樹脂５により封止した場合の
断面図である。第２図から解る様に、チップ２Ａの端部
は鈍角となっているので、樹脂５の収縮による応力は緩
和され、チップクラックの発生はなくなる。
ードフレーム４に接着し、樹脂５により封止した場合の
断面図である。第２図から解る様に、チップ２Ａの端部
は鈍角となっているので、樹脂５の収縮による応力は緩
和され、チップクラックの発生はなくなる。
第３図は本発明の第２の実施例を説明するためのシリコ
ン基板の断面図である。
ン基板の断面図である。
スクライブ領域の幅を広くし、異方性エッチングにより
Ｖ字溝を深くし、シリコン基板１の裏面に貼りつけた粘
着テープ６まで溝を形成して完全にチップ分離させる。
Ｖ字溝を深くし、シリコン基板１の裏面に貼りつけた粘
着テープ６まで溝を形成して完全にチップ分離させる。
この第２の実施例では、エッチング工程だけで完全にチ
ップが分離されるので、後工程でチップ・ブレーキング
を行う必要がないという利点がある。
ップが分離されるので、後工程でチップ・ブレーキング
を行う必要がないという利点がある。
以上説明した様に本発明は、異方性エッチングによりス
クライブ領域にＶ字状の溝を形成することにより、樹脂
封止した場合の樹脂の収縮によるシリコンチップ端部で
の熱応力を緩和できるため、チップクラックや眉間膜ク
ラックを防止できる効果がある。従って半導体装置の信
頼性及び製造歩留りを向上させることができる。
クライブ領域にＶ字状の溝を形成することにより、樹脂
封止した場合の樹脂の収縮によるシリコンチップ端部で
の熱応力を緩和できるため、チップクラックや眉間膜ク
ラックを防止できる効果がある。従って半導体装置の信
頼性及び製造歩留りを向上させることができる。
第１図は本発明の第１の実施例を説明するためのシリコ
ン基板の断面図、第２図は実施例で形成したシリコンチ
ップを樹脂封止した場合の断面図、第３図は第２の実施
例を説明するためのシリコン基板の断面図、第４図は従
来例を説明するためのシリコン基板の断面図である。 １・・・シリコン基板、２・・・チップ領域、２Ａ・・
・チップ、３，３Ａ・・・スクライブ溝、４・・・リー
ドフレーム、５・・・樹脂、６・・・粘着テープ。
ン基板の断面図、第２図は実施例で形成したシリコンチ
ップを樹脂封止した場合の断面図、第３図は第２の実施
例を説明するためのシリコン基板の断面図、第４図は従
来例を説明するためのシリコン基板の断面図である。 １・・・シリコン基板、２・・・チップ領域、２Ａ・・
・チップ、３，３Ａ・・・スクライブ溝、４・・・リー
ドフレーム、５・・・樹脂、６・・・粘着テープ。
Claims (1)
- 半導体基板上に複数の素子を形成したのち、各素子を分
離するためのスクライブ領域を異方性エッチング法によ
りＶ字状にエッチングすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP966590A JP2913724B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP966590A JP2913724B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214757A true JPH03214757A (ja) | 1991-09-19 |
| JP2913724B2 JP2913724B2 (ja) | 1999-06-28 |
Family
ID=11726513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP966590A Expired - Lifetime JP2913724B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913724B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160738A (ja) * | 2012-03-12 | 2012-08-23 | Fuji Electric Co Ltd | 逆阻止型半導体素子の製造方法 |
-
1990
- 1990-01-19 JP JP966590A patent/JP2913724B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160738A (ja) * | 2012-03-12 | 2012-08-23 | Fuji Electric Co Ltd | 逆阻止型半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913724B2 (ja) | 1999-06-28 |
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