JPH03209552A - Ｃｐｕ間インタフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 １つのマスタＣＰＵにて複数のスレーブＣＰＵの動作状
況を把握する装置に関し、 スレーブＣＰＵが一旦正常動作した後の異常状態を正確
にマスクＣＰＵに通知することを目的とし、 スレーブＣＰＵを、自ＣＰＵが正常状態にあれば周期的
に前記レディ信号を出力する構成とし、かつ、マスタＣ
ＰＵがステータスレジスタの内容をリードした後、ステ
ータスレジスタに、ステ−タスレジスタの内容をリセツ
（−するためのリセット信号を出力すると共に、一旦レ
ディ信号を出力した後のスレーブＣＰＵの状態をライト
するための割込信号を出力するリセット回路を設けた構
成とする。

〔産業上の利用分野〕

本発明は、１つのマスクＣＰＵにて複数のスレブＣＰ　
ｔＪの動作状況を把握する装置に関する。

近年の半導体技術の進展に伴ない、複数のＣＰＵに夫々
の機能を細かく分割して動作させ、これら複数のＣＰＵ
にて一つのシステムを構成して夫々Ｗ！雑な制御動作を
行なわせることが行なわれている。この場合、通常は１
つのマスクＣＰＵが複数のスレーブＣＰ　ＬＪを制御す
ることが多く、マスクＣＰＵはシステム全体の動作状況
〈例えば故障状況等）を正確に把握する必要がある。

〔従来の技術〕

第６図は従来の一例のブロック図を示す。同図においで
、マスタＣＰＵ１はデータバス２を介して例えばステー
タスレジスタ３＋　、３２に接続され、ステータスレジ
スタ３＋　、３２は更に夫々データバス４＋　、４２を
介してスレーブＣＰＵ５＋　。

５２に接続されている。マスタＣＰＵ１はアドレスバス
６を介してアドレス及びリード条件をデコードするアド
レスデコーダ７＋　、７２に接続され、スレーブＣＰＵ
５１，５２は夫々アドレスバス８＋　、８２を介してア
ドレス及びライト条件をデコードするアドレスデコーダ
９＋　、９２に接続されている。この例では１つのマス
タＣＰ　Ｕ　１に対して２つのスレーブＣＰＵ５ｚ　、
５２が接続された構成であるが、３つ以上のスレーブＣ
ＰＵが接続されたシステムもある。ここでは説明を簡略
化するため、マスタｃｐｕｉ及びスレーブｃ　ｐ　ｕ’
５１の動作について説明する。

電源投入後、又は装置リセット後、スレーブＣＰ　Ｕ　
５　＋は正常に動作していることをマスクＣＰＵ１に通
知するため、レディ（ＲＤＹ）信号をブタバス４１を介
してステータスレジスタ３１に供給する。この場合、ス
レーブＣＰＵ５＋はアドレスバス８１に特定アドレスを
出力すると共に、ライト信号Ｓ１を出力し、アドレスデ
コーダ９Ｉは特定アドレス及びライト信号ｓ１を受け、
スレーブＣＰＵ５＋がデータバス４１に出力したレディ
信号に従ってステータスレジスタ３１に特定データ「１
」をライトするためのライト指令信号Ｓ２をステータス
レジスタ３１に出力する。

一方、マスタｃｐｕｉはアドレスバス６に特定アドレス
を出力すると共に、リード信号Ｓ３を出力し、アドレス
デコーダ７Ｉは特定アドレス及びリード信号Ｓ３を受け
、ステータスレジスタ３１にライトされている特定デー
タ「１」をデータバス２に出力するように制御するリー
ド指令信号Ｓ４をステータスレジスタ３１に出力する。

マスクＣＰｔＪ１はステータスレジスタ３１から出力さ
れた特定データ［１」をリードすることにより、スレー
ブＣＰＵ５＋が正常に動作しているものと判断する。も
し、電源投入後、又は装置リセット後、スレーブＣＰＵ
５Ｉが異常であればレディ信号は出力されず、ステータ
スレジスタ３１より特定データ「０」が出力されるため
、マスクＣＰＵ１は特定データ「０」を読取ることによ
りスレーブＣＰＵ’５＋が異常であることを判断する。

以上の動作により、マスタＣＰＵ１はスレーブＣＰＵ５
Ｉの動作状況を把握することができる。

〔発明が解決しようとする課題〕

従来装置は、電源投入後、又は装置リセット後、スレー
ブＣＰＬＩ５＋はレディ信号をステータスレジスタ３１
に一回のみ供給するだけであるため、スレーブＣＰＩＪ
５＋が一旦正常動作（ステータスレジスタ３Ｉは特定デ
ータ「１」をライト）した後に暴走状態となった場合、
この異常状態をマスタＣＰＵ１に通知できず、このため
、マスタσＰＵ１はスレーブＣＰＵ５＋の動作状況を正
確に把握できず、装置がハングアップしてしまう様な状
態をひきおこす等の問題点があった。

本発明は、スレーブＣＰ（Ｊが一旦正常動作した後の異
常状態を正確にマスタＣＰＵに通知できるＣＰＵ間イフ
ィンタフエース装置供することを目的とする。

（課題を解決するための手段〕 第１図は本発明の原理図を示す。同図中、２１はスレー
ブＣＰＵで、自ＣＰＵ２１が正常状態にあれば周期的に
レディ信号を出力する構成とする。

２３はリセット回路で、マスタＣＰＵ２０がステータス
レジスタ２２の内容をリードした後、ステータスレジス
タに、ステータスレジスタの内容をリセットするための
リセット信号を出力すると共に、一旦レディ信号を出力
した後のスレーブＣＰＵ２１の状態をライトするための
割込信号を出力する。

〔作用〕

正常時、スレーブＣＰＵ２１は周期的にレディ信号を出
力し、マスタＣＰＵ２０がステータスレジスタ２２の内
容をリードした後、リセット回路２３はその内容をリセ
ットすると共に、スレーブＣＰＵ２１に割込みをかけて
その状態をレディ信号に従ってステータスレジスタ２２
にライトするように制御する。この場合、マスタＣＰＵ
２０は、スレーブＣＰＵ２１がレディ信号に従って特定
データ「１」をステータスレジスタ２２にライトしてい
ることをリードすることにより、スレーブＣＰＵ２１が
正常状態にあることを把握する。

一方、異常時、スレーブＣＰ　Ｕ　２１はレディ信号を
出力しなくなる。マスタＣＰＵ２０がステータスレジス
タ２２の内容をリードした後、リセット回路２３はその
内容をリセットすると共に割込信号を出力するが、スレ
ーブＣＰＬ１２１は異常状態にあるので割込みを受付け
ない。これにより、ス１ノーブＣＰＵ２１はライトでき
ず、ステータスレジスタ２２はリセットされたままで特
定デー″りはｒＯＪのままであり、マスクＣＰｔＪ２０
はステータスレジスタ２２をリードしても特定データ「
０」しかリードできず、マスタＣＰｔＪ２０はスレーブ
ＣＰＵ２１が異常状態となったことを把握する。

本発明では、電源投入後、又は装置リセット後、スレー
ブＣＰＵ２１が一旦正常動作した後に異常状態となった
場合、マスタＣＰＵ２０は一回目は特定データ「１」を
リードするも、二回目からは特定データｒＯＪをリード
するため、マスタＣＰＵ２０はスレーブｃｐｕ２１の異
常状態を即座に正確に把握できる。

〔実施例〕

第２図は本発明の一実施例のブロック図を示し、同図中
、第６図と同一構成部分には同一符号を付してその説明
を省略する。第２図中、１０はリセット回路で、アドレ
スデコーダ７盲からのリード指令信号Ｓ４を受けてステ
ータスレジスタ３１にリセット信号Ｓ５及びスレーブＣ
ＰＵ１１に割込み信号Ｓ６を出力する構成とされており
、例えば第３図に示すようなモノマルチ（単安定マルチ
バイブレータ）１０ａにて構成されている。１１はスレ
ーブＣＰＵで、正常状態である限り、電源投入後、又は
装置リセット後、所定周期を以てレディ信号を出力する
構成とされている。その他の構成は第６図に示す従来例
と同様である。

次に、本発明の動作について第４図及び第５図に示すタ
イミングチャートと併せて説明する。

先ず、正常時の動作について第４図と共に説明する。電
源投入後、又は装置リセット後、従来装置と同様に、ス
レーブｃｐｕｉｉはレディ信号（スレーブＣＰＵデータ
）（第４図（Ａ〉）をステータスレジスタ３１に供給し
、アドレスデコーダ９１からのライト指令信号Ｓ２　　
（第４図（Ｂ））によりレディ信号に従って特定データ
「１」　（第４図（Ｃ））をステータスレジスタ３１に
ライトする。マスタＣＰ　Ｕ　１はステータスレジスタ
３ノにライトされている特定データ「１」　（第４図（
Ｃ））をデコーダ７１がらのリード指令信号′Ｓ４　　
（第４図（Ｄ））によってリードすると、マスタＣＰＬ
Ｉデータ「１」　（第４図（Ｅ））が得られる。マスク
ＣＰＩＪｔは、マスクＣＰｔＪデータ「１」によりスレ
ーブＣＰＵ１１が正常に動作していることを把握できる
。

アドレスデ」−ダ７１からリード指令信号Ｓ４が出力さ
れると、リセット回路１ｏは第３図に示すモノマルチの
動作によってリセット信号Ｓ５（第４図（Ｆ））を出力
してステータスレジスタ３１に供給する一方、割込み信
号Ｓ６　　（第４図（Ｇ））を出力してスレーブＣＰＵ
１１に供給する。ステータスレジスタ３１はリセット信
号Ｓ５によりリセットされ、これにより、特定データは
第４図（Ｃ）に示すように「０」にリセットされる。

ここで、電源投入後、又は装置リセット後、スレーブＣ
ＰＵ１１は正常状態を持続している限り、所定周期を以
てレディ信号を出力する構成とされているため、スレー
ブＣＰＵ１１はリセット信号Ｓｓ　　（第４図（Ｆ））
によるステータスレジスタ３１のリセット後あるタイミ
ングで再びレディ信号（第４図（Ａ））を出力する。一
方、スレーブ、ＣＰＵ１１はリセット回路１０からの割
込み信号Ｓｓ　　（第４図（Ｇ））により割込みをかけ
られ、正常である限りこの割込みをトリがとしてアドレ
スデコーダ９１からライト指令信号３２　　（第４図（
Ｂ））を出力するように制御する。スレーブＣＰＵ１１
はライト指令信号Ｓ２によって再び特定データ「１」　
（第４図（Ｃ））をステータスレジスタ３１にライトし
、マスタＣＰＵ１はリード指令信号８４　　（第４図（
Ｄ））によって特定データ「１」をリードすることによ
り、スレーブＣＰＵ１１が依然正常状態にあることを把
握する。

次に、異常時の動作について第５図と共に説明する。い
ま、スレーブＣＰＵ１１が正常状態にあってレディ信号
（第５図（Ａ））を出力した後、何らかの理由で暴走状
態になったとする。レディ信号の出力によってライト指
令信号Ｓ２　　（第５図（Ｂ））が出力され、ステータ
スレジスタ３１はライト指令信号Ｓ２によって特定デー
タ「１４（第５図（Ｃ））をライトし、マスタｃｐｕｉ
はリード指令信号Ｓ４　　（第５図（Ｄ））によって特
定データ「１」をリードしてマスタＣＰＵデータ「１」
　（第５図（Ｅ））を得る。その後、リセット回路１０
はリセット信号Ｓｓ　　（第５図（Ｆ））を出力してス
テータスレジスタ３１をリセットし、特定データを「０
」　（第５図（Ｃ））とする。

これと同時にリセット回路１０がら割込み信号Ｓ６　（
第５図（Ｇ））も出力されてスレーブＣＰＵ１１に供給
されるが、スレーブｃｐｕｉｉは暴走状態にあるために
、周期的にレディ信号を出力できず、リセット回路１０
からの割込み信号Ｓ６による割込みを受付けない。これ
により、スレーブＣＰＵ１１はライト指令信号を出力で
きず（第５図（Ｂ）の破線）、ステータスレジスタ３１
は先にリセットされたままで特定データは「０」（第５
図（Ｃ））のままである。そこで、マスタｃｐｕｉはリ
ード指令信号Ｓ４　　（第５図（Ｄ））を出力してステ
ータスレジスタ３１をリードしても特定データ「０」し
かリードできず、マスクＣＰｔＪ１はスレーブＣＰＵ１
１が異常状態となったことを把握できる。

〔発明の効果〕

以上説明した如く、本発明によれば、スレーブＣＰＵを
自ＣＰＵが正常状態にあれば周期的にレディ信号を出力
する構成とし、かつ、ステータスレジスタの内容をリー
ド後にその内容をリセットすると共に、スレーブＣＰＵ
にその状態をライトするための割込み信号を出力するリ
セット回路を設けたため、電源投入後、又は装置リセッ
ト後、スレーブＣＰＵが一旦正常動作した後異常状態と
なった場合、マスクＣＰＵは、スレーブＣＰＵがリセッ
ト回路からの割込み信号を受付けずにその状態をライト
していないステータスレジスタのリセットされたままの
特定データｒＯＪをリードすることでスレーブＣＰＵの
異常状態を即座に正確に把握できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、第３図はリセ
ット回路の具体的構成図、第４図は正常時のタイムチャ
ート、 第５図は異常時のタイムチャート、 第６図は従来の一例のブロック図である。 図において、 １．２０はマスタＣＰＵ、 ２．４１はデータバス、 ３＋　、２２はステータスレジスタ、 ６．８１はアドレスバス、 ７＋　、９＋はアドレスデコーダ、 １０．２３はリセット回路、 １０ａはモノマルチ、 ｔｌ、２１はスレーブＣＰＵ を示す。

Claims (1)

1. 【特許請求の範囲】 マスタＣＰＵ（２０）と、自ＣＰＵ（２１）が正常状態
   にあればレディ信号を出力する構成のスレーブＣＰＵ（
   ２１）と、該スレーブＣＰＵ（２１）の状態を該レディ
   信号に従ってライトされその内容をリードされるステー
   タスレジスタ（２２）とを有し、上記マスタＣＰＵ（２
   ０）が該ステータスレジスタ（２２）の内容をリードす
   ることによつて上記スレーブＣＰＵ（２１）の内容を把
   握するシステムにおいて、 前記スレーブＣＰＵ（２１）を、自ＣＰＵ（２１）が正
   常状態にあれば周期的に前記レディ信号を出力する構成
   とし、 かつ、前記マスタＣＰＵ（２０）が前記ステータスレジ
   スタ（２２）の内容をリードした後、前記ステータスレ
   ジスタ（２２）に、前記ステータスレジスタ（２２）の
   内容をリセットするためのリセット信号を出力すると共
   に、一旦レディ信号を出力した後の前記スレーブＣＰＵ
   （２１）の状態をライトするための割込信号を出力する
   リセット回路（２３）を設けたことを特徴とするＣＰＵ
   間インタフェース装置。