JPH03205918A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路技術さらには論理ゲートの出
力振幅の拡張方式に適用して有効な技術に関し、例えば
論理部がＣＭＯＳ回路からなり出力段がバイポーラトラ
ンジスタからなるいわゆるＢ　ｉ−ＣＭＯＳ論理回路に
利用して有効な技術に関する。

［従来の技術］ 現在、半導体集積回路のプロセス技術は、１μｍプロセ
スからサブミクロン（０．５μｍ）プロセスへ移行しつ
つあり、今後益々半導体デバイスの微細化が進むと予想
される。

ところで、ＭＯＳＦＥＴを有するＬＳＩにおいては、素
子の微細化が進むと、従来のＬＳＩと同一電源電圧（５
Ｖ）のままでは、スケーリング則に反してＭＯ　Ｓ　Ｆ
　ＥＴに高い電圧が印加されることとになるため、短チ
ャンネル効果やホットキャリアの増大、ゲート絶縁膜の
耐圧低下等の多くの問題が生じる。従って、サブミクロ
ンプロセスのデバイスでは、５ｖの電源電圧の使用が困
難となる。

一方、バイボーラトランジスタの高速性と、ＣＭＯＳ回
路の低消費電力、高集積度の両方の長所を持つ回路とし
て、論理部ｌをＣＭＯＳ回路で構成し、このＣＭＯＳ回
路で２つのバイボーラトランジスタからなるトーテムポ
ール型出力段を駆動するようにしたＢｉ−ＣＭＯＳ論理
回路が提案されている（「日経エレクトロニクスＪ　　
１９８６年１２月１５日号、第１２９頁〜第１４６頁参
照）。

［発明が解決しようとする課題］ 従来のＢｉ−ＣＭＯＳ論理回路にあっては、出力のハイ
レベルが電源電圧Ｖｃｃよりもバイポーラトランジスタ
のベース・エミッタ間電圧ＶＢＥ分低く、また出力のロ
ウレベルが電源電圧がＶｓＳよりもＶＢＥ分高くなって
しまうため、出力が電源電圧の幅（Ｖｃｃ−Ｖｓｓ）い
っぱいに振れずＣＭＯＳ回路に比べて出力振幅が小さく
なっていた。

そのため、プロセスの微細化に伴って電源電圧Ｖｃｃを
下げると、出力振幅が益々狭くなって電源電圧マージン
が下がるとともに、ノイズマージンも少なくなって出力
信号に小さなノイズがのっただけで次段の論理ゲートの
しきい値レベルを超えてしまい誤動作を起したり、次段
のＣＭＯＳ回路にリーク電流（貫通電流）が流れてしま
うという問題点があることが分かった。

本発明の目的は、Ｂｉ−ＣＭＯＳ論理回路の出力振幅を
拡げ、もって電源電圧マージンおよびノイズマージンを
向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、Ｂｉ−ＣＭＯＳ論理回路において入力論理部
とトーテムポール型出力段との間に、コンデンサを有す
るブートストラップ回路と入力信号を遅延する遅延回路
のような入力変化検出手段とを設け、出力段のプルアッ
プ側トランジスタがオフ状態からオン状態に変わって出
力レベルが電源電圧Ｖｃｃ−Ｖｓεに近づいたとき遅延
回路からの信号によってブートストラップ回路を起動さ
せ、プルアップ側トランジスタのベース電圧を押し上げ
るようにするものである。

［作用］ 上記した手段によれば、出力信号のロウレベルからハイ
レベルの遷移の際に、上記出力段のプルアップ側のトラ
ンジスタのベース電位がブートストラップ回路のコンデ
ンサのカップリングによって電源電圧Ｖｃｃよりも高く
押し上げられるため、出力レベルが電源電圧Ｖｃｃまで
十分に上昇するようになり、Ｂｉ−ＣＭＯＳ論理回路の
電源電圧マージンおよびノイズマージンを向上させると
いう上記目的を達成することができる。

［実施例コ 第１図には本発明に係るＢｉ−ＣＭＯＳ論理回路の一実
施例が示されている。

この実施例は、インバータ回路に適用したもので、入力
論理部ｌは、トーテムポール型出力段２のプルアップ側
のトランジスタＴ１を駆動するためのＣＭＯＳインバー
タｌａと、プルダウン側のトランジスタＴ，を駆動する
ためのＮＭＯＳインバータ１ｂとにより構成されている
。このうち、ＮＭＯＳインバータｌｂは入力信号ＩＮが
ゲート端子に印加された駆動用ＭＯＳＦＥＴ　　Ｍｌｌ
とＣＭＯＳインバータ１ａの出力信号がゲート端子に印
加された負荷ＭＯＳＦＥＴ　　Ｍｌ２とからなり、ＭＯ
ＳＦＥＴ　　ＭｌｌとＭ１２は、回路の出力端子ＯＵＴ
と接地点Ｖｓｓとの間に直列接続されている。

一方、トランジスタＴ１を駆動するＣＭＯＳインバータ
１ａはＰチャンネルＭＯＳＦＥＴ　　Ｍｌ，Ｍ２とＮチ
ャンネルＭＯＳＦＥＴ　　Ｍ３，Ｍ４が、電源電圧Ｖｃ
ｃ−Ｖｓｓ間に直列接続されてなり、このうちＰチャン
ネルＭＯＳＦＥＴ　　ＭｌとＮチャンネルＭＯＳＦＥＴ
　　ＭＭ４のゲート端子に入力信号ＩＮが印加されてい
る。

また、ＣＭＯＳインバータｌａとプルアップ側トランジ
スタＴのベース端子との間には、スイッチＭＯＳＦＥＴ
　　Ｍ３１〜Ｍ３４とコンデンサＣ１とからなるブート
ストラップ回路３が設けられている。

さらに、この実施例では、特に制限されないが入力信号
ＩＮを反転しかつ遅延するデイレイ回路４と、このディ
レイ回路４の出力を反転するインバータ５とが設けられ
、ディレイ回路４とインバータ５の出力信号によって上
記ＭＯＳＦＥＴ　　Ｍ２，Ｍ５およびＭ３１〜Ｍ３４が
オン・オフ制御されるようになっている。

ブートストラップ回路３は、これを構成するＭＯＳＦＥ
Ｔ　　Ｍ３１〜Ｍ３４のうちＭ３１〜Ｍ３３がＰチャン
ネル型でＭ３４のみがＮチャンネル型とされており、コ
ンデンサＣ１の一方の端子はＭＯＳＦＥＴ　　Ｍ３１と
Ｍ３２を介して電源電圧ＶｃｃとトランジスタＴ，のベ
ース端子に接続可能にされている。また、コンデンサＣ
１の他方の端子はＭＯＳＦＥＴ　　Ｍ３３とＭ３４を介
して電源電圧ＶｃｃまたはＶｓｓに接続可能にされてい
る。そして、上記ＭＯＳＦＥＴ　　Ｍ３１とＭ３２は、
ディレイ回路４とインバータ５の出力信号によって互い
に相補的にオン・オフされ、ＭＯＳＦＥＴ　　Ｍ３３と
Ｍ３４はインバータ４の出力信号によって互いに相補的
にオン・オフ制御されるように構成されている。

上記ディレイ回路４は、例えば第２図に示すようにＣＭ
ＯＳインバータＩＮＶ，，ＩＮＶ，，ＩＮＶ，を縦続接
続させ、初段のインバータＩＮＶ，の出力端子と接地点
との間に容量Ｃ１を接続したものを使用することができ
る。

デイレイ回路４はインバータの段数や容量Ｃ３の大きさ
を適宜設定することにより、出力トランジスタＴ１がオ
フからオンへ変わって出力レベルがＶｓｓからＶｃｃ−
ＶＢＥへ変化するのに要する時間と同程度の遅延時間ｔ
ｐｄを有するようにされている。

一方、コンデンサＣ，の容量値は出力端子の負荷容量Ｃ
Ｌに応じて決定される。具体的には、Ｃ，＝Ｃし　（Ｖ
ＢＥ／ＶＣＣ）　　・　（１／ｈｃｒ）となるように決
定してやればよい。

ＶＣＣ：５Ｖ，ＶＢＥ：０．８Ｖ，ｈｃｒ：５０，ＣＬ
＝５ｐＦとすると、Ｃ，＃２０ｆＦ程度とすればよい。

従ってコンデンサＣＩはＭＯＳＦＥＴのゲート容量を利
用することができる。

次に上記実施例の回路の動作を第３のタイミングチャー
トを用いて説明する。

入力信号ＩＮがハイレベルからロウレベルに変化すると
、ＭＯＳＦＥＴ　　Ｍｌがオフからオン状態へ、またＭ
４がオンからオフ状態へ移行する。

このとき、ディレイ回路４の出力は元のロウレベルのま
まであるため、ＭＯＳＦＥＴ　　Ｍ２はオン、Ｍ３はオ
フしている。従って、ノードｎ１の電位Ｖｎ，はＶｓｓ
からＶｃｃまで上昇する。これによって出力トランジス
タＴ１がオフからオンへ、また出力トランジスタＴ，は
オンからオフへ移行するので、出力信号ＯＵＴはＶｓｓ
からＶｃｃ−ＶＢＥへ向かって徐々に上昇する。

一方、このときＭＯＳＦＥ．Ｔ　　Ｍ３１とＭ３３がオ
ン、ＭＯＳＦＥＴ　　Ｍ３２とＭ３４がオフされている
ため、コンデンサＣ１の両端子間にはＶｃｃ−Ｖｓｓが
印加され、チャージアップされている。そして、デイレ
イ回路４の遅延時間ｔｐｄに相当する時間が経過すると
、ＭＯＳＦＥＴ　　Ｍ２，Ｍ３がともにオフされるとと
もに、ＭＯＳＦＥＴ　　Ｍ３１，Ｍ３４がオフ、またＭ
ＯＳＦＥＴＭ３１とＭ３２がオンされる。その結果、ノ
ードｎ，がフローティングにされ、コンデンサＣ１のＶ
ｃｃに接続されていた端子がノードｎ１に接続され、Ｖ
ｓｓに接続されていた端子がＶｃｃに接続されるため、
カップリングによってノードｎ，の電位Ｖｎ，が押し上
げられ、出力トランジスタＴ，が強くオンされる。これ
によって、出力信号ＯＵＴはＶＣＣ−ＶＢＥからさらに
上昇シテｖＣＣまで達するようになる。

なお、この実施例の回路は、トランジスタＴ１が強くオ
ンされたときにコンデンサＣ１のチャージ電荷がトラン
ジスタＴ，を通って出力端子へ抜けるので次段の回路が
ＣＭＯＳ回路のように入力ハイインピーダンスの回路で
ある場合に有効である。あるいは、メモリのワード線を
駆動する場合にも利用できる。

この実施例では、出力のハイレベル側に対してのみ対策
を施しているので、従来の回路に比べて出力振幅の中心
が少し高めになる。従って、次段のＣＭＯＳ回路のロジ
ックスレッショールド電圧がＶ　ｃ　ｃ　／　２よりも
Ｖ　Ｂ　Ｅ　／　２だけ高くなるようにＰ−ＭＯＳとＮ
−ＭＯＳの定数比を決定することで電源マージンやノイ
ズマージンがハイ側とロウ側でほぼ等しくなるようにす
ることができるる。

また、この実施例の回路をメモリのワード線ドライバに
利用すれば、ワード線をＶｃｃまで十分に高く持ち上げ
たり、あるいはトランジスタＴ，のコレクタ電圧をＶｃ
ｃ十αとすることでＶｃｃ以上に上昇させることができ
るので、メモリセルの書込み不良を防止したり反転によ
る誤動作を防止することができる。

第４図には、ブートストラップ回路３の他の実施例が示
されている。

この実施例ではＭＯＳＦＥＴ　　Ｍ３３とＭ３４との間
に抵抗としてＭＯＳＦＥＴ　　Ｍ３５をまた、コンデン
サＣ，とＭＯＳＦＥＴ　　Ｍ３５との間にＰ−ＭＯＳ　
　Ｍ３６をそれぞれ接続し、ソース・ドレイン間の電圧
降下をダイオード接続のＭＯＳＦＥＴ　　Ｍ３７〜Ｍ３
９で検知して起動時の電流工。が過大になったときＰ−
ＭＯＳ　　Ｍ３６をオフさせることで、ベース電位の急
峻な上昇による出力トランジスタＴ，の飽和を防止する
ようになっている。Ｍ４０はリーク用のＭＯＳＦＥＴで
ある。

なお、ブートストラップ回路は上記実施例のもので限定
されずに種々の変形例が考えられる。要するにブートス
トラップ回路は、出力のハイレベルの変化の際にベース
電位を持ち上げることができるものであればよい。

また、上記実施例では、インバータ回路を例とって説明
したが、入力ＭＯＳＦＥＴ　　Ｍｌと並列にＰ−ＭＯＳ
を、さらに入力ＭＯＳＦＥＴ　　Ｍ４と直列にＮ−ＭＯ
Ｓをそれぞれ１または２以上接続してなるＮＡＮＤゲー
トにも適用できることは勿論である。

以上説明したように上記実施例は、Ｂｉ−ＣＭＯＳ論理
回路において、入力論理部とトーテムポール型出力段と
の間に、コンデンサを有するブートストラップ回路と入
力信号を遅延する遅延回路のような入力変化検出手段と
を設け、出力段のプルアップ側トランジスタがオフ状態
からオン状態に変わって出力レベルが電源電圧Ｖｃｃ−
ＶＢＥに近づいたとき遅延回路からの信号によってブー
トストラップ回路を起動させ、プルアップ側トランジス
タのベース電圧を押し上げるようにしたので、出力信号
のロウレベルからハイレベルの遷移の際に上記出力段の
プルア−ツプ側のトランジスタのベース電位がブートス
トラップ回路のコンデンサのカップリングによって電源
電圧Ｖｃｃよりも高く押し上げられるため、出力レベル
が電源電圧Ｖｃｃまで十分に上昇するようになり、Ｂｉ
−ＣＭＯＳ論理回路の電源電圧マージンおよびノイズマ
ージンが向上するという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
入力論理部１のＣＭＯＳインバータ１ａ内に入力ＭＯＳ
ＦＥＴ　　ＭｌとＭ４との間にＭＯＳＦＥＴ　　Ｍ２と
Ｍ３が直列接続されているが、ＭＯＳＦＥＴ　　Ｍ２と
Ｍ３のうちＭ３は省略することができる。ただし、ＭＯ
ＳＦＥＴ　　Ｍ２とＭ３を入れておいて、ブートストラ
ップ回路を起動させるときノードｎ１を完全にＶｓｓか
ら切離すようにした方が、例えば入力信号ＩＮにノイズ
がのってＭＯＳＦＥＴ　　Ｍ４が瞬間的にオンされたと
しても電荷が抜けてノードｎ３の電位が下がるのを防止
できるので望ましい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ］−ＣＭＯＳ論理
回路に適用した場合について説明したが、この発明はそ
れに限定されるものでなく、トーテムポール型出力段を
有する論理回路一般に利用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、Ｂｉ−ＣＭＯＳ論理回路の出力振幅を拡げ、
もって電源電圧マージンおよびノイズマージンを向上さ
せ、出力信号に小さなノイズがのっただけで次段の論理
ゲートのしきい値レベルを超えてしまい誤動作を起した
り、次段のＣＭＯ　Ｓ回路にリーク電流（貫通電流）が
流れるのを防止することができる。

【図面の簡単な説明】

第１図は本発明をＢｉ−ＣＭＯＳインバータに適用した
場合の一実施例を示す回路図、第２図はその遅延手段の
一例を示す回路１ｌｌ威図，第３図は第１図の回路の動
作を示すタイミングチャート、 第４図はブートストラップ回路の他の例を示す回路図で
ある。 ｌ・・・・入力論理部、２・・・・トーテムポール型出
力段、３・・・・プートストラップ回路、４・・・・入
力変化検出手段（遅延回路）。

Claims (1)

1. 【特許請求の範囲】 １、入力論理部と、トーテムポール型出力段とからなる
   論理回路において、上記入力論理部と出力段との間にブ
   ートストラップ回路と、入力信号の変化を検出する入力
   変化検出手段とが設けられ、入力変化検出手段から所定
   の遅延時間をもって出力される信号によって上記ブート
   ストラップ回路が起動され、出力段のトランジスタのベ
   ース電位を持ち上げるように構成されていることを特徴
   とする論理回路。 ２、上記入力論理部はＣＭＯＳ回路で構成されているこ
   とを特徴とする請求項１記載の論理回路。 ３、上記ブートストラップ回路は、コンデンサとこのコ
   ンデンサの一方の端子を電源電圧端子または出力トラン
   ジスタのベース端子に、また他方の端子を２つの電源電
   圧端子に交互に接続させるスイッチ手段とにより構成さ
   れていることを特徴とする請求項１または２記載の論理
   回路。