JPH03205837A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03205837A JPH03205837A JP2001834A JP183490A JPH03205837A JP H03205837 A JPH03205837 A JP H03205837A JP 2001834 A JP2001834 A JP 2001834A JP 183490 A JP183490 A JP 183490A JP H03205837 A JPH03205837 A JP H03205837A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- pad
- semiconductor chip
- external connection
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 30
- 229910052782 aluminium Inorganic materials 0.000 abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052710 silicon Inorganic materials 0.000 abstract description 26
- 239000010703 silicon Substances 0.000 abstract description 26
- 239000000758 substrate Substances 0.000 abstract description 26
- 239000010408 film Substances 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000013039 cover film Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業」二の利用分野〕
本発明は半導体装置に関し、特に半導体チップの構造に
関する。
関する。
従来、半導体装置は、半導体チップの片側の面に集積回
路と外部接続用パッドとが形成されていた。
路と外部接続用パッドとが形成されていた。
上述した従来の半導体チップでは、外部接続用パッドが
ワイヤをボンディングする際のボンディング部の大きさ
および位置精度から、外部接続用パッドの大きさは百数
十ミクロン角となるため、半導体チップの表面のうち、
かなりの面積が外部接続用パッドの形戒に費やされてし
まい、集積回路を形成するための面積が制限されるとい
う欠点がある。
ワイヤをボンディングする際のボンディング部の大きさ
および位置精度から、外部接続用パッドの大きさは百数
十ミクロン角となるため、半導体チップの表面のうち、
かなりの面積が外部接続用パッドの形戒に費やされてし
まい、集積回路を形成するための面積が制限されるとい
う欠点がある。
別の見方をすれば、半導体チップは外部接続用パッドの
占有面積分だけチップサイズを拡大する必要があるとい
う欠点がある。
占有面積分だけチップサイズを拡大する必要があるとい
う欠点がある。
し課題を解決するための手段〕
本発明の半導体装置は、半導体チップの表面に集積回路
を形成し、半導体チップの裏面に外部接続用パッドを形
成し、両者を電気的に接続する構造を有している。
を形成し、半導体チップの裏面に外部接続用パッドを形
成し、両者を電気的に接続する構造を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例における集積回路が形成
された面の主要部の平面図、第２図は第１図のＡ−Ａ’
線に沿う断面図、第３図は本実施例における外部接続用
パッドが形成された面の平面図である。
された面の主要部の平面図、第２図は第１図のＡ−Ａ’
線に沿う断面図、第３図は本実施例における外部接続用
パッドが形成された面の平面図である。
第１図，第２図，第３図に示すように、本実施例では、
シリコン基板４の表面に熱酸化膜２を介して設けられた
アルミ配線１が、シリコン基板４の裏面にプラズマ酸化
膜５を介して設けられた外部接続用パッド用アルミ（以
後、パッド用アルミと略記する〉６と、半導体チップの
側面に設けられた開口部１２で接続している。半導体チ
ップの裏面表面には、カバー膜３が設けられ、パッド用
アルミ６上の所定部分のカバー膜３を除去することによ
り、外部接続用パッドが形成される。
シリコン基板４の表面に熱酸化膜２を介して設けられた
アルミ配線１が、シリコン基板４の裏面にプラズマ酸化
膜５を介して設けられた外部接続用パッド用アルミ（以
後、パッド用アルミと略記する〉６と、半導体チップの
側面に設けられた開口部１２で接続している。半導体チ
ップの裏面表面には、カバー膜３が設けられ、パッド用
アルミ６上の所定部分のカバー膜３を除去することによ
り、外部接続用パッドが形成される。
本実施例の構造の形成方法について、第４図を用いて説
明する。第４図（ａ）は半導体チ・ソプの表面側の平面
図であり、第４図（ｂ）〜（ｅ）は第４図（ａ）のＢ−
Ｂ’線に沿う工程順断面図である。
明する。第４図（ａ）は半導体チ・ソプの表面側の平面
図であり、第４図（ｂ）〜（ｅ）は第４図（ａ）のＢ−
Ｂ’線に沿う工程順断面図である。
まず、第４図（ａ），（ｂ）に示すように、スクライブ
面７を横切るようにシリコン基板４をエッチングして所
定の深さの開口部ｌ２を設け、シリコン基板４の表面に
熱酸化膜２を形戒した後、シリコン基板４の表面にアル
ミ配線１を形戒する。
面７を横切るようにシリコン基板４をエッチングして所
定の深さの開口部ｌ２を設け、シリコン基板４の表面に
熱酸化膜２を形戒した後、シリコン基板４の表面にアル
ミ配線１を形戒する。
その後、開口部１２の底面のアルミ配線１が露出するま
でシリコン基板４の裏面を研磨〔第４図（ｃ））Ｌ、シ
リコン基板４の裏面全体にプラズマ酸化膜５を形成し、
アルミ配線１と接する部分のプラズマ酸化膜５をエッチ
ング除去し、パッド用アルミ６をジリコン基板４の裏面
に形成後、カバー膜３をシリコン基板４の裏面に堆積し
、パッド部のカバー膜３をエッチングする〔第４図（ｄ
〉〕。
でシリコン基板４の裏面を研磨〔第４図（ｃ））Ｌ、シ
リコン基板４の裏面全体にプラズマ酸化膜５を形成し、
アルミ配線１と接する部分のプラズマ酸化膜５をエッチ
ング除去し、パッド用アルミ６をジリコン基板４の裏面
に形成後、カバー膜３をシリコン基板４の裏面に堆積し
、パッド部のカバー膜３をエッチングする〔第４図（ｄ
〉〕。
次に、フォトレジスト膜８をシリコン基板４の表面およ
び裏面に塗布し、シリコン基板４の表面におけるスクラ
イブ面７近傍のフォトレジスト膜８を除去し、スクライ
ブ面７近傍のアルミ配線１およびパッド用アルミ６をエ
ッチング除去する〔第４図（ｅ〉〕。
び裏面に塗布し、シリコン基板４の表面におけるスクラ
イブ面７近傍のフォトレジスト膜８を除去し、スクライ
ブ面７近傍のアルミ配線１およびパッド用アルミ６をエ
ッチング除去する〔第４図（ｅ〉〕。
フォトレジスト膜８を除去した後、スクライブ面７をス
クライフすることにより、本実施例の構造が形成される
。
クライフすることにより、本実施例の構造が形成される
。
第５図は本発明の第２の実施例における集積回路か形成
された面の主要部の平面図、第６図は第５図のＣ−Ｃ“
線に沿う断面図、第７図は本実施例における外部接続用
パッドが形成された面の平面図である。
された面の主要部の平面図、第６図は第５図のＣ−Ｃ“
線に沿う断面図、第７図は本実施例における外部接続用
パッドが形成された面の平面図である。
第５図，第６図，第７図に示すように、本実施例では、
シリコン基板４の表面に熱酸化膜２を介して設けられた
アルミ配線ｌが、シリコン基板４の裏面に熱酸化膜２ａ
を介して設けられたパッド用アルミ６と、半導体チップ
に設けられた開口部１２ａ．スルーホール部１３で接続
している。半導体チップの裏面表面には、カバー膜３が
設けられ、パッド用アルミ６上の所定部分のカバー膜３
を除去することにより、外部接続用パッドが形成される
。
シリコン基板４の表面に熱酸化膜２を介して設けられた
アルミ配線ｌが、シリコン基板４の裏面に熱酸化膜２ａ
を介して設けられたパッド用アルミ６と、半導体チップ
に設けられた開口部１２ａ．スルーホール部１３で接続
している。半導体チップの裏面表面には、カバー膜３が
設けられ、パッド用アルミ６上の所定部分のカバー膜３
を除去することにより、外部接続用パッドが形成される
。
本実施例の構造の形成方法について、工程順断面図第８
図（ａ）〜（．．ｃ）を用いて説明する。
図（ａ）〜（．．ｃ）を用いて説明する。
シリコン基板４の集積回路が形戒される表面側に熱酸化
膜２を形成した後、フォトレジスト膜８ａをマスクにシ
リコン基板４の裏面からテーパー上にエッチングして開
口部１２ａ（第５図，第７図に図示）を形成し〔第８図
（ａ）：］ 、ひき続き異方性ドライエッチングを行な
い、シリコン基板４に対する貫通孔となるスルーホール
部１３（第５図，第７図に図示〉を形成する。
膜２を形成した後、フォトレジスト膜８ａをマスクにシ
リコン基板４の裏面からテーパー上にエッチングして開
口部１２ａ（第５図，第７図に図示）を形成し〔第８図
（ａ）：］ 、ひき続き異方性ドライエッチングを行な
い、シリコン基板４に対する貫通孔となるスルーホール
部１３（第５図，第７図に図示〉を形成する。
次に、開口部１２ａ，スルーホール部１３を含めてシリ
コン基板４の裏面に熱酸化膜２ａを形成し、パッド用ア
ルミ６を形成し、カバー膜３を堆積し、フォＩ〜レジス
ｌ〜８ｂをマスクにカバー膜３をエッチング加工してパ
ッドを形成する〔第８図（ｂ〉〕。
コン基板４の裏面に熱酸化膜２ａを形成し、パッド用ア
ルミ６を形成し、カバー膜３を堆積し、フォＩ〜レジス
ｌ〜８ｂをマスクにカバー膜３をエッチング加工してパ
ッドを形成する〔第８図（ｂ〉〕。
フォトレジス？− ８ ｂを除去した後、熱酸化Ｂ２の
表面にアルミ膜を堆積し、フォトレジスト８ｃをマスク
にアルミ膜をエッチングしてアルミ配線１を形成する［
，第８図（Ｃ）〕。
表面にアルミ膜を堆積し、フォトレジスト８ｃをマスク
にアルミ膜をエッチングしてアルミ配線１を形成する［
，第８図（Ｃ）〕。
最後に、フォトレジス１〜８ｃを除去することにより、
本実施例の横造が形成される。
本実施例の横造が形成される。
本実施例では、集積回路替から外部接続用パッドへの接
続は、半導体チップの任意の場所で行なえるという利点
がある。
続は、半導体チップの任意の場所で行なえるという利点
がある。
第９図は本発明の第３の実施例における集積回路が形成
された面の主要部の平面図、第１０図は第９図のＤ−Ｄ
’線に沿う断面図、第１１図は本実施例における外部接
続用パッドが形成された面の平面図である。
された面の主要部の平面図、第１０図は第９図のＤ−Ｄ
’線に沿う断面図、第１１図は本実施例における外部接
続用パッドが形成された面の平面図である。
第９図，第１０図，第１１図に示すように、本実施例で
は、ｐ型シリコン基板４ａの表面に熱酸化膜２を介して
設けられたアルミ配線１が、シリコン基板４の裏面に熱
酸化膜２ａを介して設けられたパッド用アルミ６と、ｐ
型シリコン基板４ａの裏面から設けられた開口部１２ｂ
において、ｐ型拡散層１０を介して接続している。半導
体チップの裏面表面には、カバー膜３が設けられ、パッ
ド用アルミ６上の所定部分のカバー膜３を除去すること
により、外部接続用パッドが形戒される。
は、ｐ型シリコン基板４ａの表面に熱酸化膜２を介して
設けられたアルミ配線１が、シリコン基板４の裏面に熱
酸化膜２ａを介して設けられたパッド用アルミ６と、ｐ
型シリコン基板４ａの裏面から設けられた開口部１２ｂ
において、ｐ型拡散層１０を介して接続している。半導
体チップの裏面表面には、カバー膜３が設けられ、パッ
ド用アルミ６上の所定部分のカバー膜３を除去すること
により、外部接続用パッドが形戒される。
ｐ型拡散層１０は、ｎ型拡散層１１によりｐ型シリコン
基板４ａとは電気的に分離されている。また、ｐ型シリ
コン基板４ａとｎ型拡散層１１とはアルミ配線９により
短絡されている。
基板４ａとは電気的に分離されている。また、ｐ型シリ
コン基板４ａとｎ型拡散層１１とはアルミ配線９により
短絡されている。
本実施例のｍ造の形成方法について、工程順断面図第１
２図（ａ）〜（ｄ）を用いて説明する。
２図（ａ）〜（ｄ）を用いて説明する。
まず、ｐ型シリコン基板４ａの表面にｎ型拡散Ｒ１１を
形成し、ｎ型拡散層１１内にｐ型拡散層１０を形成ずる
。次に、開口部１２ｂ（第９図．第１１図に図示）のエ
ッチングマスクとなるフォトレジスト８ｄを形成し〔第
１２図（ａ））．ｐ型拡散層１０の底面か露出するまで
ｐ型シリコン基板４ａを裏面側からエッチングし、フォ
トレジスト８ｄを除去した後、ｐ型シリコン基板４ａに
熱酸化膜２．２ａを形成する。
形成し、ｎ型拡散層１１内にｐ型拡散層１０を形成ずる
。次に、開口部１２ｂ（第９図．第１１図に図示）のエ
ッチングマスクとなるフォトレジスト８ｄを形成し〔第
１２図（ａ））．ｐ型拡散層１０の底面か露出するまで
ｐ型シリコン基板４ａを裏面側からエッチングし、フォ
トレジスト８ｄを除去した後、ｐ型シリコン基板４ａに
熱酸化膜２．２ａを形成する。
次に、ｐ型拡散層１０に形戒された熱酸化膜２ａを選択
的に除去するためのフォトレジスト８ｅを形成する〔第
１２図（ｂ）〕。
的に除去するためのフォトレジスト８ｅを形成する〔第
１２図（ｂ）〕。
ｐ型拡散層１０の底部に形戒された熱酸化膜２ａの一部
を選択的に除去し、フォトレジスト８ｅを除去した後、
パッド用アルミ６を形成し、カバー膜３を堆積し、フォ
トレジスト８ｆによるカバー膜３のエツチシグにより、
外部接続用パッドが形成される〔第１２図（Ｃ）〕。
を選択的に除去し、フォトレジスト８ｅを除去した後、
パッド用アルミ６を形成し、カバー膜３を堆積し、フォ
トレジスト８ｆによるカバー膜３のエツチシグにより、
外部接続用パッドが形成される〔第１２図（Ｃ）〕。
次に、ｐ型拡散層１０表面上の一部およびｐ型シリコン
基板４ａとｎ型拡散層１１と境界上の一部の熱酸化膜２
を除去し、アルミ膜を堆積し、フォ１−レジスト膜８ｇ
により、アルミ配線１．９を形成する〔第１２図（ｄ）
〕。
基板４ａとｎ型拡散層１１と境界上の一部の熱酸化膜２
を除去し、アルミ膜を堆積し、フォ１−レジスト膜８ｇ
により、アルミ配線１．９を形成する〔第１２図（ｄ）
〕。
最後に、フォトレジスト８ｇを除去することにより、本
実施例の構造が形成される。
実施例の構造が形成される。
本実施例でも、集積回路側から外部接続用パッドへの接
続は、半導体チップの任意の場所で行なえるという利点
がある。
続は、半導体チップの任意の場所で行なえるという利点
がある。
以上説明したように本発明は、半導体チップの集積回路
を形成する面とは反対側の面に外部接続用パッドを形成
することにより、半導体チップにおける集積回路を形成
する領域を拡大することができる。
を形成する面とは反対側の面に外部接続用パッドを形成
することにより、半導体チップにおける集積回路を形成
する領域を拡大することができる。
また、集積回路を形戒する領域を拡大する必要が無い場
合には、半導体チップのチップサイズを縮小することが
できる。
合には、半導体チップのチップサイズを縮小することが
できる。
第１図，第２図，第３図は本発明の第１の実施例の平面
図，断面図，平面図、第４図（ａ）および第４図（ｂ．
）〜（ｅ）は本発明の第１の実施例の製造方法を示す平
面図，工程順断面図であり、第５図，第６図，第７図は
本発明の第２の実施例の平面図，断面図，平面図、第８
図（ａ）〜（ ｃ ’）は本発明の第２の実施例の製造
方法を示す工程順断面図であり、第９図，第１０図，第
１１図は本発明の第３の実施例の平面図，ｌ７ｒ面図，
平面図、第１２図（ａ）〜（ｄ）は本発明の第３の実施
例の製造方法を示す工程順断面図である。 １．９・・・アルミ配線、２，２ａ・・・熱酸化膜、３
・・・カバー膜、４・・・シリコン基板、４ａ・・・ｐ
型シリコン基板、５・・・プラズマ酸化膜、６・・・パ
ッド用アルミ、７・・・スクライブ面、８．８ａ，８ｂ
，８ｃ８ｄ，８ｅ，８ｆ，８ｇ−フォトレジスト膜、１
０・・・ｐ型拡散層、１１・・・ｎ型拡散層、１２，１
２ａ，１２ｂ・・・開口部、１３・・・スルーホール部
。
図，断面図，平面図、第４図（ａ）および第４図（ｂ．
）〜（ｅ）は本発明の第１の実施例の製造方法を示す平
面図，工程順断面図であり、第５図，第６図，第７図は
本発明の第２の実施例の平面図，断面図，平面図、第８
図（ａ）〜（ ｃ ’）は本発明の第２の実施例の製造
方法を示す工程順断面図であり、第９図，第１０図，第
１１図は本発明の第３の実施例の平面図，ｌ７ｒ面図，
平面図、第１２図（ａ）〜（ｄ）は本発明の第３の実施
例の製造方法を示す工程順断面図である。 １．９・・・アルミ配線、２，２ａ・・・熱酸化膜、３
・・・カバー膜、４・・・シリコン基板、４ａ・・・ｐ
型シリコン基板、５・・・プラズマ酸化膜、６・・・パ
ッド用アルミ、７・・・スクライブ面、８．８ａ，８ｂ
，８ｃ８ｄ，８ｅ，８ｆ，８ｇ−フォトレジスト膜、１
０・・・ｐ型拡散層、１１・・・ｎ型拡散層、１２，１
２ａ，１２ｂ・・・開口部、１３・・・スルーホール部
。
Claims (1)
- 【特許請求の範囲】 １、集積回路と外部接続用パッドが半導体チップに形成
される半導体装置において、前記半導体チップの前記集
積回路が形成される面とは反対側の面に前記外部接続用
パッドが形成される構造を有し、前記集積回路と前記外
部接続用パッドとを電気的に接続する構造を有すること
を特徴とする半導体装置。 ２、前記半導体チップの側面に設けた配線により、前記
集積回路と前記外部接続用パッドとを電気的に接続する
ことを特徴とする請求項１記載の半導体装置。 ３、前記半導体チップに貫通孔を設け、前記貫通孔に配
線を形成することにより、前記集積回路と前記外部接続
用パッドとを電気的に接続することを特徴とする請求項
１記載の半導体装置。 ４、前記半導体チップの前記集積回路が形成される面か
ら前記外部接続用パッドが形成される反対側の面につな
がる不純物拡散層を設けることにより、前記集積回路と
前記外部接続用パッドとを電気的に接続することを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001834A JPH03205837A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001834A JPH03205837A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205837A true JPH03205837A (ja) | 1991-09-09 |
Family
ID=11512588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001834A Pending JPH03205837A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222900A (ja) * | 2001-01-26 | 2002-08-09 | Sony Corp | 半導体装置 |
-
1990
- 1990-01-08 JP JP2001834A patent/JPH03205837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222900A (ja) * | 2001-01-26 | 2002-08-09 | Sony Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5731222A (en) | Externally connected thin electronic circuit having recessed bonding pads | |
| JPH03205837A (ja) | 半導体装置 | |
| JP3523815B2 (ja) | 半導体装置 | |
| JPH0267752A (ja) | 半導体装置 | |
| JPH06120294A (ja) | 化合物半導体装置及びその製造方法及びその実装方法 | |
| JPH04134854A (ja) | Ｉｃチップ間配線方法 | |
| JP2001176966A (ja) | 半導体装置 | |
| USH208H (en) | Packaging microminiature devices | |
| JPH0230180B2 (ja) | ||
| JPH04107964A (ja) | 半導体集積回路装置 | |
| JPS6380543A (ja) | 集積回路装置 | |
| JP2002064177A (ja) | 半導体素子およびその製造方法 | |
| JPS62202532A (ja) | 半導体装置 | |
| JP3174918B2 (ja) | 半導体集積回路チップの製造方法 | |
| KR900007603B1 (ko) | 집적회로 칩 어셈블리 | |
| JP2634942B2 (ja) | 半導体装置 | |
| JPH02134860A (ja) | 大規模集積回路の製造方法 | |
| JP3292081B2 (ja) | 半導体式加速度センサの製造方法 | |
| JPS58155749A (ja) | 集積回路素子 | |
| JPH01191460A (ja) | 半導体集積回路 | |
| JPH0497528A (ja) | 半導体装置及びその製造方法 | |
| JPH04249325A (ja) | 半導体集積回路 | |
| JPS63278351A (ja) | 集積回路の製造方法 | |
| JPH03183142A (ja) | 半導体集積装置 | |
| JPS5891654A (ja) | 半導体装置 |