JPH03200364A - 光信号の読み取り方法及びこれに使用するスイッチ素子アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光信号を光学的または電気的に読み取る光信
号の読み取り方法及びこれに使用するスイッチ素子アレ
イに関し、特に、光の時系列情報を並列情報に変換する
シリアル・パラレル変換機能、光メモリの機能、遅延機
能等を実現できる光信号の読み取り方法及び光信号（光
情報）の書き込みおよび保持を実現できるスイッチ素子
アレイに関する。

〔従来の゛技術〕

従来、発光素子の代表的なものとして発光ダイオード（
ＬＥＤ）及びレーザダイオード（ＬＤ）が知られている
。

ＬＥＤは化合物半導体（ＧａＡｓ、　ＧａＰ　、　Ｇａ
ＡｌＡｓ等）のＰＮ接合またはＰＩＮ接合を形成し、こ
れに順方向電圧を加えることにより接合内部にキャリア
を注入し、その再結合の過程で生じる発光現象を利用す
るものである。

またＬＤはこのＬＥＤ内部に導波路を設けた構造となっ
ている−０あるしきい電流以上の電流を流すと注入され
る電子−正孔対が増加し反転分布状態となり、誘導放射
による光子の増倍（利得）が発生し、へき開面などを利
用した平行な反射鏡により発生した光が再び活性層に帰
還されてレーザ発振が起こる。そして導波路の端面から
レーザ光が出射されていくものである。

これらＬＥＤ、ＬＤと同じ発光メカニズムを有する発光
素子として発光機能を有する負性抵抗素子（発光サイリ
スク、レーザサイリスタ等）も知られている。発光サイ
リスタは先に述べたような化合物半導体でＰ　Ｎ　Ｐ、
Ｎ構造を作るものであり、シリコンではサイリスタとし
て実用化されている。

これらについては、例えば青木昌治編著「発光ダイオー
ド」工業調査会、１６７〜１６９頁に記載されている。

この発光機能を有する負性抵抗素子（ここでは発光サイ
リスクと呼ぶ）の基本構造はＮ形ＧａＡｓ基板上にＰＮ
ＰＮ構造を形成したもので、サイリスクと全く同じ構造
である。電流−電圧特性もサイリスクと全く同じＳ字形
負性抵抗の特性を示す。

この発光サイリスクは、３つの端子を持つため、３端子
サイリスクとも呼ばれている。そして、この発光サイリ
スタのゲートはオン電圧を制御する働きを有し、オン電
圧はゲート電圧に拡散電位を加えた電圧となる。またオ
ンした後、ゲート電圧はカソード電圧とほぼ一致するよ
うになる。カソードが接地されていればゲートはほぼ零
ボルトとなる。また、この発光サイリスクは外部から光
を入射することにより、そのしきい電圧が低下すること
が知られている。

さらに、この発光サイリスクの中に導波路を設けＬＤと
全く同じ原理でレーザサイリスクを形成することもでき
る。（Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、５４（４）、ｐ
３２９−３３１　　（１９８９）） これらの様な発光素子、特にＬＥＤは化合物半導体基板
上に多数作成され、切断されて一つづつの発光素子とし
てパッケージングされ販売されている。また密着形イメ
ージセンサ用及びプリンタ用光源としてのＬＥＤは一つ
のチップ上に複数のＬＥＤを並べたＬＥＤアレイとして
販売されている。

以上に述べた発光素子の中で、発光サイリスクは、光を
入力することによってオ・ン状態へのしきい電圧が変化
するという現象を利用されて、発光メモリ素子としての
応用が考えられている。その例として固成出力光電融合
形光機能素子（ＶＳＴＥ　Ｐ　：　Ｖｅｒｔｉｃａｌ　
ｔｏ　５ｕｒｆａｃｅ　ｔｒａｎｓｍｉｓｓｉｏｎ　ｅ
ｌｅｃｔｒ。

ｐｈｏｔｏｎｉｃ　ｄｅｖｉｃｅ）が知られている。こ
れについては、例えば笠原健−著「光演算用機能デバイ
ス」光学　第１８巻第７号３３０〜３３６頁に記載され
ている。

第２２図はＰＮＰＮ構造゛のサイリスクを用いたｐｎｐ
ｎ−ＶＳＴＥＰの断面構造と電流−電圧（１−Ｖ）特性
を示す図である。モレキュラ・ビーム・エピタキシ（Ｍ
ＢＥ）法を用い、半絶縁性のＧａＡｓ基板上に順にｎ−
ＧａＡｓ、　ｎ−Ａｌ６．、Ｇａｏ、６Ａｓ、　ｎ−Ｇ
ａＡｓ　（ｄ　＝　Ｉｐｍ　、　ｎ　＝１０１ｆｆｃｍ
−’）　、ｐ−ＧａＡｓ　（ｄ　＝　５ｎｍ、　ｐ　＝
１０１９０ｍ−’）　、ｐ−八１０．４Ｇａ０．６＾５
Ｓｐ−ＧａＡｓの層がそれぞれ形成されている。第２２
図におけるＰゲート、ｎゲートは消去時、即ちスイッチ
オフ時にデバイス内部の過剰キャリアを引き出す機能を
有し、スイッチオフを高速化する役目を果たす。

第２３図は第２２図に示すｐｎｐｎ−ＶＳＴＥＰを駆動
させるために用いる基本的な信号のタイミングを示すタ
イミング図である。タイミングは光書き込み、記憶保持
、光読み出し、消去の４つのモードから成る。光書き込
み時には、第２２図（ａ）に示すアノードに正のバイア
ス電圧を加えた状態で光信号を入力させる。つまり光書
き込み時には、正のバイアス電圧をしきい電圧Ｖ、以下
に設定し、Ｐゲート及びＮゲートに光を入射させて、ア
ノードとカソードとの間をスイッチオンさせる。記憶保
持時ではバイアス電圧を零ボルト近くまで下げ、正のリ
フレッシュパルスを印加する。そして、光読み出し時に
再び正のバイアス電圧を加える。消去時には負のバイア
ス電圧を加える。

以上の説明は１ビツトについてであるが、実際には第２
２図に示す素子が２次元的に配列されて、光並列演算や
ニューラルネットワークに用いられる基本的デバイスに
なる。既に、これらの素子を３２Ｘ３２個集積した１０
２４ビツトのＶＳＴＥＰの試作が報告されている。

なお、上記した発光機能を有する負性抵抗素子のアレイ
を順次駆動するために光走査を行なう装置が、例えば特
公昭５２−４０８３７号公報等に開示されている。

〔発明が解決しようとする課題〕

上記従来技術のＶＳＴＥＰは、光信号を書き込まれたビ
ット（情報）がオン状態となり、このオン状態を保持す
るのが基本的機能である。従って、書き込まれた信号を
処理することについて配慮がされておらず、ＶＳＴＥＰ
のみでは書き込まれた信号を処理することが不可能であ
った。

本願の発明における光信号の読み取り方法は、書き込ま
れた情報を時間的または空間的に処理すること（つまり
、ある種の演算を行なうこと）を可能ならしめることを
目的とする。

また、本願の発明におけるスイッチ素子アレイは、上記
光信号の読み取り方法を効果的に実施できるスイッチ素
子アレイを提供することを目的とする。

〔課題を解決するための手段］ 上記目的を達成するために、本願の発明における光信号
の読み取り方法は、光によってしきい電圧もしくはしき
い電流を外部から制御可能な複数の発光素子が１次元ま
たは２次元的に配列された発光素子アレイと、前記発光
素子の発光状態を前記発光素子アレイ内の隣接する他の
前記発光素子へ順次転送するためのクロックラインとを
有する発光装置において、（ａ）、この発光装置の外部
から、前記発光素子アレイの一部の前記発光素子に光信
号を入射させて、その発光素子を発光状態とし、（ｂ）
、前記クロックラインに転送クロックを印加することに
より発光状態を前記発光素子アレイの他の前記発光素子
に転送し、（Ｃ）、転送先の前記発光素子の発光状態に
基づいて光信号を光学的または電気的に読み取るように
したものである。

本願の発明における光信号の読み取り方法に適用可能な
前記発光装置は、好ましい実施態様によれば、（ｄ）、
Ｌ、きい電圧もしくはしきい電流を外部から制御可能な
複数の前記発光素子が１次元または２次元的に配列され
、互いに近傍に位置する前記発光素子が光学的手段で接
続されるか、または互いに近傍に位置する前記発光素子
のしきい電圧もしくはしきい電流を制御するための制御
電極が互いに電気的手段にて接続されており、かつ各々
の前記発光素子に外部から電圧もしくは電流を印加させ
る前記クロックラインが接続された前記発光素子アレイ
を有するように構成するか、または、（ｅ）、Ｌきい電
圧もしくはしきい電流を外部から制御可能な複数のスイ
ッチ素子が１次元または２次元的に配列され、互いに近
傍に位置する前記スイッチ素子が光学的手段で接続され
るか、または互いに近傍に位置する前記スイッチ素子の
しきい電圧もしくはしきい電流を制御するための制御電
極が互いに電気的手段にて接続されており、かつ各々の
前記スイッチ素子に外部から電圧もしくは電流を印加さ
せる前記クロックラインが接続されたスイッチ素子アレ
イと、しきい電圧もしくはしきい電流を外部から制御可
能な制御電極を有する複数の前記発光素子が配列され、
各々の前記発光素子に電気的手段を介して電源が接続さ
れた前記発光素子アレイとを有し、この発光素子アレイ
の各々の前記発光素子の前記制御電極と前記スイッチ素
子の前記制御電極とが電気的手段にて接続されるように
構成する。

さらに好ましい実施態様によれば、前記発光素子アレイ
の最後の前記発光素子と最初の前記発光素子とのしきい
電圧もしくはしきい電流を制御するだめの前記制御電極
が互いに電気的手段および／または光学的手段によって
接続されるように構成し、前記発光素子の発光状態が順
次転送された後、再び最後の前記発光素子から最初の前
記発光素子に転送されるように構成する。

なお、後述の実施例において、発光サイリスクは発光素
子であるとともにスイッチ素子である。

ここでは、発光サイリスクの発光機能を使用する必要が
ない場合について、すなわち、シリコン等の非発光サイ
リスクに置換可能である場合について、特にスイッチ素
子と呼ぶことにする。

本願の発明における光信号の読み取り方法は、従来技術
のＶＳＴＥＰにおける書き込まれた光信号に対する処理
機能がないという問題点を解消するためになされたもの
であって、その主旨は各発光素子を１つの独立した発光
サイリスクとして構成するのではなく、互いに電気的お
よび／または光学的に相互作用が行なわれるように構成
し、発光素子に書き込まれたオン状態を隣接する発光素
子に順次移動させ、オン状態の移動により種々の機能を
発揮せしめるものである。

また、上記目的を達成するために、本願の発明における
スイッチ素子アレイは、（ａ）、Ｌきい電圧もしくはし
きい電流を外部から制御可能な複数のスイッチ素子が１
次元または２次元的に配列されており、（ｂ）、各々の
前記スイッチ素子のしきい電圧もしくはしきい電流を制
御するための制御電極が互いに接続されているスイッチ
素子アレイにおいて、（Ｃ）、前記スイッチ素子の前記
制御電極間における電気的な結合を外部から制御するた
めの切り替え手段を備える。

なお、本願の発明のスイッチ素子アレイにおいて、好ま
しい実施態様によれば、前記切り替え手段は、前記制御
電極に直接的または間接的に接続されたダイオードを備
え、更に好ましい実施態様によれば、前記スイッチ素子
は発光サイリスタである。

Ｃ作用〕 本願の発明における光信号の読み取り方法によれば、発
光素子アレイに入射した光情報が順次に転送されるとい
う基本的な機能を有し、従って光信号のデイレイライン
として働く。また光情報は配列された発光素子の方向に
流れていくので、時系列情報を並列情報に変換するシリ
アル・パラレル変換器としての機能を持つ。これは簡単
には画像の移動器である。さらに、書き込まれた光情報
を一定の期間保持するので光メモリの機能をも有する。

また、本願の発明のスイッチ素子アレイによれば、スイ
ッチ素子の制御電極間における電気的な結合の切り替え
を外部から制御して、光情報の書き込み時にはスイッチ
素子の光感度を高くするという機能を有する。

〔実施例〕

以下、本願の発明の実施例を図面を用いて説明する。

〈実施例１〉 まず、本願の発明における光信号の読み取り方法の第１
の実施例に適用する発光装置の構造および製造工程を説
明する。

第４図は発光装置の平面図、第５図は第４図のＹ−Ｙ　
’間の断面図をそれぞれ示している。

第４図および第５図に示す様に、接地されたＮ形半導体
基板（Ｎ形ＧａＡｓ基板）１上にＮ形半導体層（Ｎ形Ｇ
ａＡｓ層）２４、Ｐ形半導体層（Ｐ形ＧａＡｓ層）２３
、Ｎ形半導体層（Ｎ形ＧａＡｓ層）２２、Ｐ形半導体層
（Ｐ形ＧａＡｓ層）２１の各層を順次形成する。そして
、ホトリソグラフィ及びエツチング等により分離溝５０
を形成し、これにより単体の発光サイリスクＴ（−２）
〜Ｔ（１）に分離する（単体の発光サイリスタＴ（−２
）〜Ｔ（１）は発光素子アレイの一部を代表する）。

次に、Ｐ形ＧａＡｓ層２１の一部を除去し分離溝５１を
形成し、発光サイリスタＴ（−２）〜Ｔ（１）と結合用
ダイオードＤ＋−ｚ〜Ｄ　Ｉ　＋との間の分離を行なう
。

そして、Ｐ形ＧａＡｓ層２１などの上を絶縁膜３０で全
体的に被覆し、抵抗６３を設け、さらに絶縁膜３１で被
覆する。この後に、絶縁膜３０および絶縁膜３１にコン
タクト孔Ｃ１を設ける。そして、金属薄膜配線で電極４
０．４１．４２および、クロックラインＣＬ、　、ＣＬ
ｔとして機能する電極を形成する。ここで、転送クロッ
クφ４、φ２がそれぞれ供給される上記クロックライン
ＣＬ、、ＣＬ２はそれぞれ１素子おきに発光サイリスク
に接続されている。

次に、第１図は、本願の発明における方法の第１の実施
例を説明するための、上記構造の発光素子アレイに対応
する等価回路図を示している。

第１図において、各発光サイリスタＴ（０）〜Ｔ（５）
は、各結合用ダイオードＤＩＧ〜ＤＩ５により、それぞ
れ電気的に結合されている。また、各発光サイリスタＴ
（０）〜Ｔ（５）のアノードは、アノード負荷抵抗ＲＡ
（１〜Ｒａｓを介してクロックラインＣＬ、、ＣＬ２に
接続されている。また、ゲートはゲート負荷抵抗ＲＬＯ
〜ＲＬＳを介して電源ラインへ接続されている。

アノード負荷抵抗ＲＡ０〜ＲＡＳおよびゲート負荷抵抗
ＲＬＯ〜ＲＬＳは、それぞれ第４図および第５図に示す
抵抗６３で構成されている。ゲート負荷抵抗ＲＬＯ〜Ｒ
ｔ、ｓは、ゲートに印加される電源電圧■ｌによる発光
サイリスクの発光状態（オン状態）の電流量を制限する
。同様にアノード負荷抵抗Ｒ０゜〜ＲＡＳは、オン状態
のアノード電流を制限する。

発光サイリスタＴ（０）にはスタートパルスφ、が、発
光サイリスタＴ（１）〜Ｔ（５）には転送クロックφ１
、φ２のどちらかが印加可能である。

次に、第１図の発光サイリスタＴ　（０）に光信号が供
給される場合を考える。

今、光が入力されず、発光サイリスタＴ（０）がオフ状
態のままでいる場合の発光サイリスタＴ（０）のアノー
ド電圧−アノード電流特性を第２図に示す。

ここで実線は光のない状態での特性を示している。

オン電圧Ｖ。Ｎは、おおよそＧａＡｓのＰＮ接合の拡散
電位Ｖ　ｄ　ｉ　ｆと電源電圧■。との和Ｖ　ＯＮ　’
：　Ｖ　ａｘ　＋　Ｖ　ａ　ｉ　ｒ　−−−−−−−−
−−−−−−−−−−（１）で与えられる。

第２図において、ホールド電圧■゛８、ホールド電流Ｉ
、は、オン状態領域と負性抵抗領域との切り替え点の値
に相当する。ここで、光が供給されると発光サイリスタ
Ｔ（０）の内部でキャリアが生成されるため、オン電圧
■。、４は式（１）で与えられる電圧より低くなる。こ
の場合の特性を第２図に破線で示す。この時のオン電圧
を■。８′とすると、第１図に示すスタートパルスφＳ
のハイレベルの電圧■９は、ＶＯＮ′と■。Ｎとの中間
に設定される。

このことにより、Ｔ　（０）は光が供給されるとオンし
、光が供給されなければオフ状態のままである。即ち、
光の検知機能をＴ（０）にもたせることが可能となる。

第３図は、第１図に示す等価回路に印加する転送クロッ
クφ１、φ２、スタートパルスφＳのタイミング及びオ
ン状態（発光状態）の転送の様子を示している。

第３図においては発光サイリスタＴ（０）に光信号Ｌ　
ｉｎを入射する。発光サイリスタＴ（０）〜Ｔ（５）の
右に示す波形はこれらの発光サイリスタからの出射光を
表し、ハイレベルでは光出射、即ちオン状態であること
を表す。なお、ｔ０〜ｔ、。は時刻である。

動作を説明すると、パルスφ、のハイレベルの電圧ｖＭ
を上記にて説明した■。８′とＶ。Ｎとの中間に設定す
ることにより、光信号が入射すると発光サイリスクはオ
ンするようになる。従って、発光サイリスタＴ（０）が
オン状態となるタイミングは光信号ＬＡ、、とパルスφ
Ｓとのアンド（ＡＮＤ）となり、発光サイリスタＴ（０
）の波形に示されるように時刻ｔ０〜１．．１２〜ｔ３
、ｔ６〜ｔ？の間でオンとなる。このような発光サイリ
スタＴ（０）のオン状態は、順次に発光サイリスタＴ（
１）、Ｔ（２）、−・・・−・、Ｔ（５）と転送されて
いく。

本実施例ではパルスφ３の波形は転送クロックφ２の波
形とほぼ等しく設定しであるが、パルスφ３のハイレベ
ル期間と転送クロックφ１のハイレベル期間とはわずか
に重なっている方が動作上安定である。もちろんかなり
重複させてもよい。

また転送クロックφ１と転送クロックφ２の重なりは最
小にしておく必要がある。もし十分な時間で転送クロッ
クφ１と転送クロックφ２とが同時にハイレベルである
とすると、スタートビットの発光サイリスタＴ（０）の
オン状態が全ピット憾伝達され、全てがオンしてしまう
可能性があるからである。

但し、この制限は３相以上の転送クロックを用いること
により回避される。また転送クロックφ１、φ２のハイ
レベルの電圧の幅が均等であるかのように図示している
が、これは必ずしも均等である必要はなく用途によって
自由に設定できる。

さて、本実施例の機能は、スタートビットの発光サイリ
スタＴ（０）に入射する時系列的な光情報をスタートパ
ルスφ、でサンプリングして取り込むもので、その光情
報を順次転送していくことである。

発光サイリスタＴ（１）、Ｔ（２）、・−・・・−・の
発光信号を見るとサンプリングされた光情報がそのまま
受は継がれ、タイミングが１区間だけ遅れていることが
分かる。従って、この実施例は光信号のデイレイライン
として働くことが分かる。また転送クロックを調整する
ことにより遅延時間も調整できる。

発光サイリスクの数を多く並べることにより、サンプリ
ングされた光情報が第１図の右方向に流れていくので、
時系列情報を並列情報に変換するシリアル・パラレル変
換器としての機能、及び光メモリの機能を有する。

また、このようなデバイスを製作する際、一般にＧａＡ
ｓに代表される直接遷移型の半導体が使用される。この
場合、自ら発光した光で自らに情報を書き込む際、感度
が非常に低いという問題を有する。これを避けるため、
発光サイリスタＴ（０）に使用する半導体の材質をその
他のデバイスの材料よりバンドギャップの狭い材料を使
用することによってスタートビットの感度を向上させる
ことも可能である。

さらに、本実施例では受光する部分として発光サイリス
クをそのまま用いた例を示しているが、必ずしもこれに
限られたものではなく、受光量に応じて抵抗値が変化す
る抵抗（例えば非晶質Ｓｉ、ＣｄＳ等）またはフォトダ
イオードを用いてもよい。

これらを使用したスタートビットを第６図に示す。

第６図（ａ）は受光量に応じて抵抗値が変化する抵抗を
使用した場合を示している。非晶質Ｓｔ、ＣｄＳ等の抵
抗Ｒ１は、一般に、光によって発生したキャリアのため
抵抗値が低下するものが多い。

光が入射されない状態で抵抗Ｒ１〉〉抵抗ＲＬＩに設定
しておく。この場合、発光サイリスタＴ（１）のゲート
電圧は電源電圧ＶＧＫにほぼ等しくなり、転送可能な転
送クロックφ、、φ２のハイレベルの電圧の範囲では発
光サイリスクＴ（１）はオンしない。

光が入射すると抵抗Ｒ２くく抵抗ＲＬＩとなるように設
定しておくと、発光サイリスタＴ（１）のゲート電圧は
零ボルト近くとなり、発光サイリスタＴ（１）がオンす
ることになる。これによって転送をスタートさせること
ができる。

第６図（ｂ）はフォトダイオードを使用した場合を示し
ている。光が入射しない状態ではフォトダイオードＰＤ
は逆バイアスであり、電流は流れず、ゲートの電位は電
源電圧ＶＧＫとなる。光が入射すると受光量に依存して
光電流がＰＤに流れ、ゲートの電位が低下する。従って
、この例でも転送をスタートさせることができる。

また、上記実施例では転送クロックとして、φ１、φ２
の２相を想定したが、より安定な転送動作を求める場合
にはこれを３相以上に増加させてもよい。

また本実施例では発光サイリスクの構造を最も簡単な場
合について示したが、発光効率を上げるために、例えば
ダブルへテロ構造の様なより複雑な構造、層構成を導入
してもよい。

また、ここではＰＮＰＮ構造のサイリスクを例に説明し
たが、ゲートの電位を検知し、しきい電圧が低下し、こ
れを利用して転送動作を行なわせるという構成は、ＰＮ
ＰＮ構造のみに限られず、その機能が達成できる素子で
あれば特に限定されない。例えば、ＰＮＰＮの４層構造
ではなく、６層以上の構造でも同様な効果を期待でき、
全く同様な自己走査機能を達成することが可能である。

さらには静電誘導（Ｓｌ）サイリスタまたは電界制御サ
イリスク（ＦＣＴ）と呼ばれるサイリスタを用いても全
く同様である。

また、上記実施例においては、転送方向の発光サイリス
タのゲート電圧を低下させる手段として、電気的手段を
用いている。しかし、第７図および第８図に示すような
、各発光サイリスクを光学的に結合させ、受光によるし
きい電圧もしくはしきい電流の低下を利用しても転送を
実施できる。なお、第７図および第８図中のＬｏ、Ｌｌ
は光を示すものである。また、ＣＬ、は転送クロックφ
。

を供給されるクロックラインである。

また、電気的接続手段としては、第９図および第１０図
に示すような抵抗Ｒ１であっても、上記のようなダイオ
ード、トランジスタ等の一方向性を有する素子等の手段
であってもよい。上記のように、ダイオード等の一方向
性素子を用いると、２相の転送クロックを用いて自己走
査でき、双方向性素子では３相の転送クロックを用いて
自己走査できる。

また、上記実施例においては、ゲート負荷抵抗ＲＬＯ〜
ＲＬ％およびアノード負荷抵抗ＲＡＯ〜ＲＡＳとして薄
膜状の抵抗６３を用いているが、これは別の層を用いて
もよい。例えば発光サイリスク（発光素子）のＰ形半導
体層２３またはＮ形半導体層２２を用いてもよく、ある
いは別の抵抗領域を設けてこれを用いてもよい。

また、上記実施例においては隣接する発光サイリスクを
各々光学的または電気的に接続しているが、隣接する発
光サイリスクを接続する必要はなく、１つおきに接続す
る等適当に変形させることも可能である。

〈実施例２〉 本願の発明における光信号の読み取り方法の第２の実施
例を説明するための図を第１１図に示す。

なお、第１の実施例は１次元方向に発光サイリスクを並
べたものであったが、本実施例ではこれを複数並べ２次
元的に配列したものである。

発光サイリスク（発光素子）の符号はＴ（ｉ　、　ｊ）
で表され、ｉは行番号、ｊは列番号を表す。行番号ｉが
零のビットはスタートビットを表し、アノ−ド負荷抵抗
はＲＡで表す。第１１図では特に図示しないが発光サイ
リスタＴ（ｉ、　ｊ）とＴ（ｉ＋１、ｊ）とはダイオー
ド等によって接続されており、ゲート負荷抵抗ＲＬによ
って電源電圧ＶＧＫの直流電源と接続されている。即ち
、第１図に示した構成で各行が形成されている。

次に、第１１図の動作を説明する。

パルスφ、と転送クロックφ１、φ２のタイミングは第
３図と同じであるとする。今、パルスφ３がハイレベル
となって発光サイリスクＴ（０，ｊ）に光信号が書き込
まれたとする。この光信号は転送クロックφ１　　φ２
によって順次右方向に転送されていく。

機能としては第１の実施例において記載したデイレイラ
イン、シリアル・パラレル変換器、光メモリ等の機能を
２次元に拡大し、より多くの情報を並列に処理しようと
いうものである。

第１２図は具体的な一構成例を示している。この第１２
図は第１１図に示した２次元に配列された発光素子アレ
イＡＬＹに対し、光ファイバＬＦを接続したものである
。入力光（光情報）　　Ｌｓ（１）〜Ｌ３（４）は４ビ
ツトの光入力情報であり、出力光り、　（ｉ　、　１）
〜Ｌｏ　（ｉ　、４）は本実施例における発光素子アレ
イＡＬＹにより出力される光出力情報である。この光出
力情報は光入力情報に対して時間的に遅れている。

本構成の機能として、入力された４ビツトの光入力情報
Ｌｓ（ｔ）〜ｔ、５（４）はスタートパルスφ。

によってサンプリングされ、スタートビットの発光サイ
リスタにオン状態として書き込まれる。このオン状態は
転送クロックによって順次に第１２図の下方向に転送さ
れていく。第１２図で出力光は転送クロックφ２に同期
して取り出される。これはスタートパルスφ３の書き込
みタイミングと同じタイミングで出力されるため、書き
込み光（光情報）と出力光との同期ずれがなくなるため
である。

なお、同期の問題がなければ、転送クロックφ、のタイ
ミングで光出力を取り出すことも可能である。用途によ
ってはこのタイミングを混在させてもよい。

さて、第１２図において、出力光ｔ、、（１，１）〜Ｌ
Ｏ（１，４）はサンプリング区間にして１区間遅れた出
力であり、出力光ｔ、ｏ　（２，１）〜Ｌｏ（２，４）
は２区間遅れ、出力光り。（３，１）〜ＬＯ（３，４）
は３区間遅れの出力となる。例えば出力光Ｌｏ（１，１
）〜ＬＯ（１，４）と出力光り。（２，１）〜ＬＯ（２
，４）とを比較することにより、光情報の変化を検出す
ることができ、ＡＬＹは多機能を有する光メモリとして
動作する。

〈実施例３〉 第１の実施例および第２の実施例は光を検知するスター
トビットを設け、そこに光信号（光情報）を書き込み、
その後に光信号を順次転送させていくものである。本実
施例は特にスタートビットを設けず、全ビットが光を検
知できるという機能を活かして、任意のビットに光信号
の書き込みを行なえるように構成したものである。

第１３図に、本願の発明における光信号の読み取り方法
の第３の実施例に関する、駆動パルスのタイミング図を
示す。具体的な発光素子アレイに対応する等価回路の構
成は、第１図の発光サイリスク（発光素子）Ｔ（０）を
削除した場合を想定している。デバイスに入射する光信
号Ｌ　ｉｎは転送クロックφ１、φ２により転送される
。この光信号しｉ７は第１３図に示すタイミングで入射
するが、入射ビットは発光サイリスタ（発光素子）Ｔ（
１）、Ｔ（３）、Ｔ（７）の３ビツトであるとする。

第１３図において、時刻ｔ０〜ｔ２の期間で転送クロッ
クφ１の電圧が高く設定されている。従って、転送クロ
ックφ１のハイレベルの電圧ｖ８を第１の実施例にて説
明した電圧■。８′と■。８との中間に設定することに
より、転送クロックφ１が印加される全てのビットに光
信号の書き込みが可能となる。時刻も。〜ｔ２の期間内
に書き込まれた光信号しｉ、、の光によって発光サイリ
スタＴ（１）、Ｔ（３）、Ｔ（７）の３ビツトがオンす
る。これは第１３図中のハツチングで示されている。

この書き込みが終了した後、次の転送クロックφ２によ
りこれらのオン状態が順次転送されて行く。この動作原
理は第１の実施例と全く同一である。

本実施例の機能としては、例えば光入力情報が４ビツト
であるとして、発光サイリスタＴ（１）、Ｔ（３）、Ｔ
（５）、Ｔ（７）の４ビツトに入射するように構成する
。第１３図の例では２進法で１１０１という数値である
が、時刻ｔ３〜ｔ、の間では０１１０、時刻ｔ、〜ｔ６
の間では００１１となっている。即ち２進法の桁落ちを
行なっていることになる。これは逆に考えると、桁上げ
を行なえることを意味する。

〈実施例４〉 第１４図に、本願の発明における光信号の読み取り方法
の第４の実施例における等価回路図を示す。第１４図は
第１図と基本的には構成がほぼ同じであるが、最終ビッ
トである発光サイリスク（発光素子）　Ｔ（８）のゲー
トが結合用ダイオードＩ）＋ａを介して発光サイリスタ
Ｔ（１）のゲートに接続されている点で特に相違してい
る。従って、この等価回路では発光サイリスクのオン状
態は転送クロックによってこの発光素子アレイの中を回
り続けることになる。

今、第１３図で示したようなタイミングでこの発光素子
アレイを駆動したとすると、発光サイリスタＴ（１）〜
Ｔ（７）の発光状態は第１３図のように消えて失われて
いくのではなく、順番に回転する。

これは４ビツトの光情報で考えると２進法で１１０１で
あったものが１１１０となり、０１１１となり、そして
１０１１となる。このような演算は論理回路を形成して
いくために重要な基本機能であり、光を用いた計算、論
理の構成に大きく寄与することが可能である。

なお、本実施例では４ビツトの例を示しているが、これ
は８ビツト、１６ビツト、３２ビツト等であっても問題
なく動作する。

〈実施例５〉 第１５図、第１６図、第１７図に本願の発明における光
信号の読み取り方法の第５の実施例を説明するための構
成図を示す。

第１５図は発光サイリスク（発光素子）の配列の様子を
表し、第１６図は第１５図の破線枠内の拡大詳細図を示
している。第１７図は第１６図のＹ−Ｙ　’に沿う部分
の断面構造概略図である。

本実施例における構造は基本的には第１１図で説明した
構成（電位結合が１方向に行なわれている場合）に対し
、電位結合を２方向（Ｘ方向とＹ方向）に行なったもの
である。第１５図において、転送クロックφ１、φ２が
供給されるクロックラインＣＬ、　、ＣＬ２は横方向（
Ｘ方向）に配線され、転送クロックφ３、φ４が供給さ
れるクロックラインＣＬ３、ＣＬ４は縦方向（Ｙ方向）
に配線されている。そして、クロックラインＣＬ＋ＣＬ
２及びＣＬ３　ＣＬ、はそれぞれ１ビツトおきにアノー
ドに接続されている。

なお、第１５図では図示を簡単にするためにアノード負
荷抵抗ＲＡを省略している。

第１６図に記載されている４ビツトの発光サイリスクＴ
の各アノード２１に、転送クロックφ。

〜φ４のクロックラインＣＬ、−ＣＬ、がアノード負荷
抵抗ＲＡを介して接続されている。各々の発光サイリス
タＴは２つの結合用ダイオードＤ＋を備え、これらのア
ノード２１は隣接する右及び下の発光サイリスタＴのゲ
ート２２に接続されている。また各発光サイリスタＴの
ゲート２２はゲート負荷抵抗ＲＬを介して電源電圧■。

の直流電源に接続されている。

第１７図に示す様に接地されたＮ形ＧａＡｓ基板１上に
Ｎ形半導体層２４、Ｐ形半導体層２３、Ｎ形半導体層２
２、Ｐ形半導体層２１の各層が形成されている。そして
ホトリソグラフィ及びエツチング等により、分離溝５０
が形成され、単体の発光サイリスタに分離されている。

Ｐ形半導体層２１はこの発光サイリスクＴのアノードで
あり、また結合用ダイオードＤ、のアノードでもある。

発光サイリスクＴのアノード２１はアノード負荷抵抗Ｒ
Ａを介してクロックラインＣＬ、　、ＣＬ３に接続され
、ダイオードＤ１のアノード２１は隣接する発光サイリ
スタＴのゲート２２に接続されている。また、各発光サ
イリスタＴのゲート２２はゲート負荷抵抗ＲＬを介して
電源電圧■。、の直流電源に接続されている。なお、Ｎ
形ＧａＡｓ基板１はカソードとなっている。

次に、第１６図を用いて動作を説明する。

まず、左上の発光サイリスクが転送クロックφ１を印加
されて光入射によりオン可能な状態であるとする。即ち
、φ１の電圧は■。Ｎ′と■。Ｎとの中間の電圧■。で
あるとする。そして、光信号（光情報）が入射すると左
上の発光サイリスタがオンする。この次のパルスのタイ
ミングでφ４がハイレベルになればオン状態は左上から
右上の発光サイリスタＴに移動する。次に、φ２がハイ
レベルとなれば右上から右下の発光サイリスタＴにオン
状態が移動する。

このようにして本実施例によれば、転送クロックφ１〜
φ４を任意に組み合わせることで光信号によって書き込
まれたオン状態（発光状態）を右側及び下側に自由に移
動させるこ５とができる。

以上述べた第５の実施例の応用例、を第１８図に示す。

これは１６Ｘ１６のマトリックスを形成したものである
。今、転送クロックφ１、φ２の電圧が電圧■。Ｎ′と
■。Ｎとの中間の電圧ｖＭに設定されたとする。そして
英字「Ａ」の文字を光入力する。この結果、文字に相当
する部分の発光サイリスク（発光素子）Ｔがオン状態と
なる。転送クロックφ１〜φ４を適切に加えることによ
って、オン状態を右方向、下方向またはその組み合わせ
た方向へ自由に移動させることができる。

本実施例において第４の実施例で示したように第１８図
の右端、下端のゲートをダイオードを介して左端、上端
に接続するように設定すると、移動後にまた最初の位置
へ戻らせることが可能となる。また情報の移動を右方向
または下方向のどちらか１つに行なえばよい場合には転
送クロックは２相でよく、またゲートの結合方向も１方
向でよい。また転送クロックφ１〜φ４の供給の方法は
第１４図に限られるものではない。

本実施例においてダイオード結合方式と呼ぶ構成を採用
しているが、結合方式はこれに限られず、先に説明した
光結合方式、抵抗結合方式であってもかまわない。

例示したダイオード結合方式は電位結合を１方向のみに
伝達する機能を持っており、このため画像の移動が１方
向になってしまうという問題点を有している。これに対
し、光結合方式、抵抗結合方式は電位結合が双方向であ
り、このため画像の移動が双方向で可能となる。

本実施例では自然発光を用いたモードのデバイスについ
て例示しているが、これらに限られず、誘導放出のモー
ド、即ちレーザであっても全く問題なく動作する。

また、このようなデバイスを製作する際、一般にＧａＡ
ｓ、ＩｎＰに代表される直接遷移型の半導体が使用され
る。この場合、自ら発光した光の波長で自らに情報を書
き込む際、感度が非常に低いという問題を有する。これ
を避けるため、例えば、転送クロックφ１、φ２が供給
されるクロックラインＣＬ、　、Ｃｌ３に接続されてい
る素子の半導体の材質は、その他のデバイスの材料より
バンドギャップの狭い材料を使用してもよい。これによ
って発光した波長での感度を向上させることも可能であ
る。

さらに転送クロックφ３、φ２が供給される素子に第６
図で示したような受光量に応じて抵抗値が変化する抵抗
、フォトダイオードを設け、この構造によって転送のス
タートを行なっても、以上に示してきた実施例と全く同
じ機能を実現できる。

次に、上述した２次元の光情報の書き込み及び演算機能
に関する実施例のうち、光情報の書き込みに関する第５
の実施例の趣旨は、発光サイリスク（スイッチ素子）を
２次元的に配置し、このスイッチ素子アレイ上に、光に
よって光情報を書き込むというものであった。第１５図
に示す２次元に配列されたスイッチ素子アレイの等価回
路を第１９図に示す。

第１９図においては、スイッチ素子である発光サイリス
タＴ。＋ｊ）を２次元に配置し、結合用ダイオードＤ１
を介して電位結合を２方向（Ｘ方向とＸ方向）に行なっ
ている。転送クロックφ１、φ２がそれぞれ供給される
クロックラインＣＬ、。

ＣＬ、は横方向（Ｘ方向）に配線され、転送クロックφ
１、φ４がそれぞれ供給されるクロックラインＣＬ３、
ＣＬ４は縦方向（Ｙ方向）に配線されている。

そして、それぞれのクロックラインＣＬ１、ｃＬｔ及び
ＣＬ３、ＣＬ４は１ビツトおきにアノード負荷抵抗ＲＡ
を介して発光サイリスクのアノードと接続されている。

また、Ｒｔはゲート負荷抵抗である。各発光サイリスク
のカソードは接地されており、■ｏはゲートに印加され
る電源電圧である。なお、この第１９図における動作は
第１５図、第１６図により第５の実施例で説明したとお
りである。

しかしながら、第５の実施例の構成の場合、発光サイリ
スクのゲートが抵抗とダイオードとからなるネットワー
クに接続されているため、光照射時の電荷蓄積が起こり
にくく、光感度が低くなってしまうという問題点がある
。

〈実施例６〉 次に、第５の実施例における問題点である光感度の低下
を改善した第６の実施例について説明する。

第２０図に本願の発明におけるスイッチ素子アレイの一
実施例の等価回路図を示す。ここでは、説明を簡単にす
るために発光サイリスクを直線状に配置し、ゲート間を
ダイオードで結合した構造のものを示す。

第２０図において、Ｔ　（０）〜Ｔ（５）はそれぞれ発
光サイリスクを表し、Ｄｌ。〜ＤＩ５は各発光サイリス
クＴ　（０）〜Ｔ（５）の間の結合を行なう結合用ダイ
オードをそれぞれ表す。ＲＬＯ〜ＲＬＳはそれぞれゲー
ト負荷抵抗である。そして、ゲート負荷抵抗Ｒ４゜〜Ｒ
ＬＳに直列に接続されているＩ）ｔｏ〜Ｉ）ｔｓは、そ
れぞれ書き込み許可／書き込み禁止を区別するための選
択用ダイオードである。

また、ＲＡＧ〜ＲＡＳはそれぞれアノード負荷抵抗であ
って、オン状態の電流量を制限する働きを有する。各発
光サイリスクＴ（０）〜Ｔ（５）のカソードは接地され
ている。また、ＶＧＫはゲートに印加される電源電圧で
ある。φ１、φ２はそれぞれ転送クロックである。そし
て、ＣＬ、は転送クロックφを供給されるクロックライ
ンであり、ＣＬ　ｚは転送クロックφ２を供給されるク
ロックラインである。

第２１図に第２０図の等価回路を半導体基板上に形成し
た場合の断面構造概略図を示す。Ｎ型半導体基板１上に
エピタキシャル成長でＮ形半導体層２４、Ｐ形半導体層
２３、Ｎ形半導体層２２、Ｐ形半導体層２１が順次形成
されている。そして、ホトリソグラフィ及びエツチング
等により分離溝５０が形成されている。Ｎ形半導体基板
１は発光サイリスタＴのカソードとなり、Ｎ形半導体層
２２がゲートとなり、Ｐ形半導体層２１が発光サイリス
クＴのアノードとなる。

本実施例ではアノード２１が３つできることになる。第
１番目は発光サイリスクＴのアノードであり、第２番目
は結合用ダイオードＤＩのアノードである。そして、第
３番目は書き込み許可／書き込み禁止の選択用ダイオー
ドＤＬのアノードである。結合用ダイオードＤ１の端子
は隣接する発光サイリスクＴのゲートに接続され、選択
用ダイオードＤＬの端子はゲート負荷抵抗ＲＬを介して
電源電圧■。、の直流電源に接続されている。そして、
発光サイリスクＴのアノードはアノード負荷抵抗ＲＡを
介して転送クロックφ１、φ２のクロックラインＣＬ、
　、ＣＬ、のいずれかに接続されている。

次に、本実施例の動作を説明する。

まず、転送クロックφ１のクロックラインＣＬ　＋に接
続されている発光サイリスタＴへの、光情報の光書き込
みを行なう場合について説明する。この場合には、各端
子の電位関係は次のように設定されている。転送クロッ
クφ、は光照射時のオン電圧■。８′と光熱照射時のオ
ン電圧■。Ｎとの中間の電圧ｖＭに設定される。また、
転送クロックφ２は零ボルトに設定される。また、電源
電圧ＶＧＫは零ボルト以下であって、例えば負の電圧に
設定される。

この場合、発光サイリスタＴのゲート電圧■６は電圧■
。と零ボルトとの間にあると考えられる。

ところが、電圧■。は零ボルト以下であるから、選択用
ダイオードＤＬ、”’ＤＬ、は逆バイアスとなる。

従って、ゲートは電圧ＶＧＫの直流電源から電気的に切
り離される。このため、光照射によって発生した電荷は
ほとんどゲートを通して流れないので、少ない光量での
光書き込みが可能になる。

次に、書き込み許可状態から書き込み禁止状態への切り
替えについて説明する。この場合、転送クロックφ３、
φ２の電圧は、光書き込み時と同じ状態に保つ。一方、
電圧ＶＧＫを■、まで引き上げる。この電圧ＶａＸの切
り替えは、発光サイリスクＴのオン状態に影響を与えず
に行なうことができる。このことによって、選択用ダイ
オードＤＬＩ〜Ｉ）ｔｓは順バイアスとなり、ＶＧＫか
らゲートへ電流を流すことができるようになる。このた
め、この状態にあるときに光を照射しても、電荷の蓄積
は起こりにくく、光感度は低い。

さらに、書き込み禁止時のオン状態の転送について説明
する。今、発光サイリスタＴ（１）がオン状態にある場
合、発光サイリスタＴ（１）のゲート電圧Ｖｃは素子構
造によって決まり、はぼＰＮ接合の拡散電位Ｖ　ａ　ｉ
　ｆ程度の電圧になる。また、発光サイリスタＴ（２）
のゲート電圧■。はＴ（１）のゲート電圧■。よりもＤ
ｌｌの拡散電位骨だけ高く、２Ｖａｉ、程度の電圧にな
る。

さらに、Ｔ（３）以降のゲート電圧■、も、結合用ダイ
オードＤ＋の拡散電位骨だけで決まることとなり、選択
用ダイオードＤＬは、ゲート電圧ｖＧの決定に影響を与
えない。このため、転送クロックφ２のクロックライン
ＣＬ　ｚにクロックを供給することで、第５の実施例と
同様に転送動作を行なわせることができる。

本実施例では、発光サイリスタＴを１次元に配列し、ゲ
ート間を結合用ダイオードＤ１で接続した場合について
説明したが、２次元または３次元に配列してもよい。ま
た、結合用ダイオードＤ＋だけでなく抵抗などによって
ゲート間を接続してもよい。また、基板としてＰ型の半
導体を用いてもよい。さらに、光書き込み許可時の電圧
■。は、選択用ダイオードＤＬが逆バイアスになるよう
に選べば、必ずしも負の電圧である必要はない。

〔発明の効果］ 以上述べたように、本願の発明における光信号の読み取
り方法によれば、光の情報を発光素子アレイに発光状態
として書き込み、発光状態を転送させることにより、書
き込まれた情報を時間的または空間的に処理する、つま
りある種の演算を行なうことが可能になる。このことに
より、光デイレイライン、発光メモリ素子、シリアル・
パラレル変換器、画像の移動器等が構成でき、かつ情報
の書き込みを光で行なうことができる。

従って、光を用いた情報処理の機能拡大に大きく寄与す
ることができる。

また、本願の発明におけるスイッチ素子アレイによれば
、光書き込み時には高い光感度を有し、かつ書き込み時
以外は低い光感度を有し、上記光信号の読み取り方法を
効果的に実施できるスイ・ソチ素子アレイを提供するこ
とができる。

【図面の簡単な説明】

第１図は第１の実施例に用いた発光素子アレイの等価回
路図、第２図は第１の実施例のスタートビットの動作説
明図、第３図は第１の実施例の動作を説明するための駆
動波形図、第４図及び第５図はそれぞれ第１の実施例に
用いた発光素子アレイの平面図及び断面図、第６図はス
タートビットの別の構成図である。第７図及び第８図は
それぞれ本願の発明に使用しうる別の発光素子アレイの
構造例の等価回路図及び概略構造断面図、第９図及び第
１０図はそれぞれ本願の発明に使用しうるさらに別の発
光素子アレイの構造例の等価回路図及び概略構造断面図
、第１１図は第２の実施例に用いた発光装置の概略平面
構成図、第１２図は第２の実施例の応用図、第１３図は
第３の実施例の動作を説明するための駆動波形図、第１
４図は第４の実施例の等価回路図、第１５図は第５の実
施例の平面構成概略図、第１６図は第１５図の一部分の
拡大詳細図、第１７図は第１６図の断面構造概略図、第
１８図は第５の実施例の応用図、第１９図は第１５図に
示す２次元に配列されたスイッチ素子アレイの等価回路
を示す回路図、第２０図は本願の発明におけるスイッチ
素子アレイの一実施例を示す等価回路図、第２１図は第
２０図に示すスイッチ素子アレイの一実施例を半導体上
に形成した場合の断面構造概略図、第２２図はｐｎｐｎ
−ＶＳＴＥＰの断面構造とＩ−Ｖ特性図、第２３図はタ
イミング図である。 なお、図面に用いた符号において、 １−−−−−・・・−・−・−・・・・Ｎ形半導体基板
（カソード）２１−−−一・−−−−−−−一・−Ｐ形
半導体層（アノード）２２−・−・−ｍ−−−−・・・
・−Ｎ形半導体層（ゲート）２３−・・・・・−・・・
・・−・−Ｐ形半導体層２４−−−−−・−・−−−−
−−−−−Ｎ形半導体層４０〜４２−・・−一−−−・
電極 Ｔ（−２）〜Ｔ　（８）　、　Ｔ　（ｉ　、　ｊ）　、
　Ｔ・・−−−−−−・−・−発光サイリスクＣＬＩＮ
ＣＬ４・−クロックライン φ、〜φ４・−・転送クロック ・−・−・・−・・−・−・−結合用’）’イオードＤ
　、。〜Ｄ　ｌｌ＋　　ｏＬ ・−・−・−・・・・・・−・・−・選択用ダイオード
ＡＬＹ・・・・・・・−・・・−・−発光素子アレイで
ある。

Claims (1)

1. 【特許請求の範囲】 １、光によってしきい電圧もしくはしきい電流を外部か
   ら制御可能な複数の発光素子が１次元または２次元的に
   配列された発光素子アレイと、前記発光素子の発光状態
   を前記発光素子アレイ内の隣接する他の前記発光素子へ
   順次転送するためのクロックラインとを有する発光装置
   において、この発光装置の外部から、前記発光素子アレ
   イの一部の前記発光素子に光信号を入射させて、その発
   光素子を発光状態とし、 前記クロックラインに転送クロックを印加することによ
   り発光状態を前記発光素子アレイの他の前記発光素子に
   転送し、 転送先の前記発光素子の発光状態に基づいて光信号を光
   学的または電気的に読み取ることを特徴とする光信号の
   読み取り方法。 ２、前記発光装置は、 しきい電圧もしくはしきい電流を外部から制御可能な複
   数の前記発光素子が１次元または２次元的に配列され、
   互いに近傍に位置する前記発光素子が光学的手段で接続
   されるか、または互いに近傍に位置する前記発光素子の
   しきい電圧もしくはしきい電流を制御するための制御電
   極が互いに電気的手段にて接続されており、かつ各々の
   前記発光素子に外部から電圧もしくは電流を印加させる
   前記クロックラインが接続された前記発光素子アレイを
   有するように構成するか、または、 しきい電圧もしくはしきい電流を外部から制御可能な複
   数のスイッチ素子が１次元または２次元的に配列され、
   互いに近傍に位置する前記スイッチ素子が光学的手段で
   接続されるか、または互いに近傍に位置する前記スイッ
   チ素子のしきい電圧もしくはしきい電流を制御するため
   の制御電極が互いに電気的手段にて接続されており、か
   つ各々の前記スイッチ素子に外部から電圧もしくは電流
   を印加させる前記クロックラインが接続されたスイッチ
   素子アレイと、しきい電圧もしくはしきい電流を外部か
   ら制御可能な制御電極を有する複数の前記発光素子が配
   列され、各々の前記発光素子に電気的手段を介して電源
   が接続された前記発光素子アレイとを有し、この発光素
   子アレイの各々の前記発光素子の前記制御電極と前記ス
   イッチ素子の前記制御電極とが電気的手段にて接続され
   るように構成する ことを特徴とする請求項１記載の光信号の読み取り方法
   。 ３、しきい電圧もしくはしきい電流を外部から制御可能
   な複数のスイッチ素子が１次元または２次元的に配列さ
   れており、 各々の前記スイッチ素子のしきい電圧もしくはしきい電
   流を制御するための制御電極が互いに接続されているス
   イッチ素子アレイにおいて、前記スイッチ素子の前記制
   御電極間における電気的な結合を外部から制御するため
   の切り替え手段を備えることを特徴とするスイッチ素子
   アレイ。 ４、前記切り替え手段は、前記制御電極に直接的または
   間接的に接続されたダイオードを備えることを特徴とす
   る請求項３記載のスイッチ素子アレイ。