JPH03194635A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPH03194635A JPH03194635A JP33368589A JP33368589A JPH03194635A JP H03194635 A JPH03194635 A JP H03194635A JP 33368589 A JP33368589 A JP 33368589A JP 33368589 A JP33368589 A JP 33368589A JP H03194635 A JPH03194635 A JP H03194635A
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- control unit
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Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機システムの主メモリと入出力装置との間のデータ
転送の制御方式に関し、 システム資源の並行動作を可能にすることによって低価
格でシステムの処理能力を向上することができる入出力
制御方式を提供することを目的とし、 主記憶装置と入出力装置との間のデータの転送を制御す
る複数のチャネル部と、該入出力装置を制御する複数の
入出力制御部とを有する計算機システムにおいて、該複
数のチャネル部と該複数の入出力制御部との間の接続を
任意の組合せで切り替える手段と前記接続を指定する情
報を計算機の命令によって設定する手段とを設けるよう
構成する。
転送の制御方式に関し、 システム資源の並行動作を可能にすることによって低価
格でシステムの処理能力を向上することができる入出力
制御方式を提供することを目的とし、 主記憶装置と入出力装置との間のデータの転送を制御す
る複数のチャネル部と、該入出力装置を制御する複数の
入出力制御部とを有する計算機システムにおいて、該複
数のチャネル部と該複数の入出力制御部との間の接続を
任意の組合せで切り替える手段と前記接続を指定する情
報を計算機の命令によって設定する手段とを設けるよう
構成する。
［産業上の利用分野〕
本発明は、計算機システムの主メモリと入出力装置との
間のデータ転送の制御方式に関する。
間のデータ転送の制御方式に関する。
近年、益々、増加する情報を計算機処理する要求に伴っ
て計算機システムに接続される入出力装置の数は増加し
ている。主メモリと入出力装置との間のデータ転送は通
常、チャネル部（又はサブチャネル）及びディスク制御
部（ＤＫＣ）等の入出力制御部を介して行われる（第４
図参照）。
て計算機システムに接続される入出力装置の数は増加し
ている。主メモリと入出力装置との間のデータ転送は通
常、チャネル部（又はサブチャネル）及びディスク制御
部（ＤＫＣ）等の入出力制御部を介して行われる（第４
図参照）。
従って、これらシステム資源を最大限に並行動作させる
ことによって、低価格にしてシステムの処理能力を向上
することができる入出力制御方式が望まれている。
ことによって、低価格にしてシステムの処理能力を向上
することができる入出力制御方式が望まれている。
第４図は従来例を示すブロック図である。全図を通じて
同一符号は同一対象物を示す。
同一符号は同一対象物を示す。
主メモリと入出力装置との間のデータ転送は通常、処理
装置（ＣＰＵという）の動作とは独立に行う直接記憶ア
クセス（ＤＭＡ）モードで行われる。ＤＭＡモードによ
るデータ転送（以下、ＤＭＡ転送という）を可能にする
ためにサブチャネルが使用される。サブチャネルは、主
メモリと入出力装置との間で転送するデータの方向（リ
ード／ライト）、主メモリ上のアドレス及びバイト数を
それぞれ指定するレジスタＣＭＲ，ＤＡＲ及びＢＣＲ（
図示せず）等を有し、データ転送の都度、ＤＡＲ及びＢ
ＣＲの内容を更新してＤＭＡ転送を制御する。
装置（ＣＰＵという）の動作とは独立に行う直接記憶ア
クセス（ＤＭＡ）モードで行われる。ＤＭＡモードによ
るデータ転送（以下、ＤＭＡ転送という）を可能にする
ためにサブチャネルが使用される。サブチャネルは、主
メモリと入出力装置との間で転送するデータの方向（リ
ード／ライト）、主メモリ上のアドレス及びバイト数を
それぞれ指定するレジスタＣＭＲ，ＤＡＲ及びＢＣＲ（
図示せず）等を有し、データ転送の都度、ＤＡＲ及びＢ
ＣＲの内容を更新してＤＭＡ転送を制御する。
第４図において、サブチャネル１ａには入出力制御部と
して、ディスク装置（以下、ＤＫという）９ｄを制御す
るディスク制御部（以下、ＤＫＣという） ３ａ及び磁
気テープ装置（以下、ＭＴという）９ｍを制御する磁気
テープ制御部（以下、ＭＴＣという）４ａが接続され、
サブチャネル２ａにはワークステーション（以下、ＷＳ
という）９−を制御する端末制御部（以下、ＷＳＣとい
う）５ａが接続されている。サブチャネル１ａはコマン
ドが与えられたＤＫＣ３ａ又はＭＴＣ４ａのいずれかと
共同してＤＭＡ転送を制御し、主メモリ１０とＤＫ９ｄ
又はＭＴ９ｍとの間でＤＭＡ転送を行う。
して、ディスク装置（以下、ＤＫという）９ｄを制御す
るディスク制御部（以下、ＤＫＣという） ３ａ及び磁
気テープ装置（以下、ＭＴという）９ｍを制御する磁気
テープ制御部（以下、ＭＴＣという）４ａが接続され、
サブチャネル２ａにはワークステーション（以下、ＷＳ
という）９−を制御する端末制御部（以下、ＷＳＣとい
う）５ａが接続されている。サブチャネル１ａはコマン
ドが与えられたＤＫＣ３ａ又はＭＴＣ４ａのいずれかと
共同してＤＭＡ転送を制御し、主メモリ１０とＤＫ９ｄ
又はＭＴ９ｍとの間でＤＭＡ転送を行う。
［発明が解決しようとする課題］
上記のように従来方法によると、サブチャネル１ａ及び
２ａはそれぞれ、１組のレジスタＣＭＲ，ＤＡＲ及びＢ
ＣＲ等を有するので、ＷＳＣ５ａとＤＫＣ３ａ又はＭＴ
９ｍのいずれかとの並行動作が可能であるが、ＤＫＣ３
ａとＭＴ９ｍとは、たとえサブチャネル２ａが未使用で
あっても並行動作させることは不可能で、システム資源
を有効に活用することができず、システムが十分な処理
能力を発揮できないという問題点があった。
２ａはそれぞれ、１組のレジスタＣＭＲ，ＤＡＲ及びＢ
ＣＲ等を有するので、ＷＳＣ５ａとＤＫＣ３ａ又はＭＴ
９ｍのいずれかとの並行動作が可能であるが、ＤＫＣ３
ａとＭＴ９ｍとは、たとえサブチャネル２ａが未使用で
あっても並行動作させることは不可能で、システム資源
を有効に活用することができず、システムが十分な処理
能力を発揮できないという問題点があった。
本発明は、システム資源の並行動作を可能にすることに
よって低価格でシステムの処理能力を向上することがで
きる入出力制御方式を提供することを目的とする。
よって低価格でシステムの処理能力を向上することがで
きる入出力制御方式を提供することを目的とする。
第１図は本発明の原理ブロック図を示す。
図において、
１．２は主記憶装置８と入出力装置９との間のデータの
転送を制御する複数のチャネル部、３．４は入出力装置
９を制御する複数の入出力制御部、 ６は複数のチャネル部Ｉ、２と複数の人出力制御部３．
４との間の接続を任意の組合せで切り替える手段、 ７は接続を指定する情報を計算機の命令によって設定す
る手段である。
転送を制御する複数のチャネル部、３．４は入出力装置
９を制御する複数の入出力制御部、 ６は複数のチャネル部Ｉ、２と複数の人出力制御部３．
４との間の接続を任意の組合せで切り替える手段、 ７は接続を指定する情報を計算機の命令によって設定す
る手段である。
本発明によれば、主記憶装置８と入出力装置９との間の
データの転送を制御する複数のチャネル部１．２と、入
出力装置９を制御する複数の入出力制御部３．４とを有
する計算機システムにおいて、切替手段６は複数のチャ
ネル部ｌ、２と複数の入出力制御部３．４との間の接続
を任意の組合せで切り替え、設定手段７は接続を指定す
る情報を計算機の命令によって設定するので、設定手段
７の設定に基づいて入出力制御部３．４を任意のチャネ
ル部１．２に接続することができる。
データの転送を制御する複数のチャネル部１．２と、入
出力装置９を制御する複数の入出力制御部３．４とを有
する計算機システムにおいて、切替手段６は複数のチャ
ネル部ｌ、２と複数の入出力制御部３．４との間の接続
を任意の組合せで切り替え、設定手段７は接続を指定す
る情報を計算機の命令によって設定するので、設定手段
７の設定に基づいて入出力制御部３．４を任意のチャネ
ル部１．２に接続することができる。
以下、本発明の実施例を第２図及び第３図を参照して説
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
第２図の本発明の実施例を示すブロック図において、Ｄ
Ｋ９ｄからデータを読み取って主メモリ８ｂへ転送する
リード動作を例にとって説明する。
Ｋ９ｄからデータを読み取って主メモリ８ｂへ転送する
リード動作を例にとって説明する。
処理袋！（ＣＰＵ）１０は主メモリ８ｂに格納された制
御プログラムを実行して、サブチャネル１ｂの図示省略
するレジスタＤＡＲ及びＢＣＲ（図示せず）へそれぞれ
、転送開始メモリアドレス及びバイト数をセットし、Ｄ
ＫＣ３ｂへリードコマンド及びディスク上の記憶位置情
報をセットすることによってＤＫ９ｄはリード動作を開
始する。ＤＫＣ３ｂからのＤＭＡ転送を要求するＲＥＱ
信号はＤＫＣ３ｂが接続されたサブチャネルｌｂに入力
され、複数のサブチャネルに同時にＲＥＱ信号が入力さ
れている場合は入出力インタフェースの使用権を獲得す
る調停が行われる。使用権を獲得した、例えば、サブチ
ャネル１ｂはＤＫＣ３ｂに対して応答信号ＡＣＫを返送
すると共に、ＤＡＲのメモリアドレスをドライバ／レシ
ーバ回路（Ｄ／Ｒという）１１を介してメモリインタフ
ェースへ送出する。ＡＣＫ信号を応答されたＤＫＣ３ｂ
はデータを入出力インクフェースへ送出することにより
、データはＤ／Ｒ１１及び１２を経由してメモリインタ
フェースからＤＡＲで指定されたアドレスへ格納される
。サブチャネル１ｂは、例えば、１バイト転送のときＤ
ＡＲに＋１及びＢＣＲから＝１し、以上の操作を繰り返
してＢＣＲがゼロになったとき、終了信号ＥＮＤを送出
することによりリード指令を終結する。
御プログラムを実行して、サブチャネル１ｂの図示省略
するレジスタＤＡＲ及びＢＣＲ（図示せず）へそれぞれ
、転送開始メモリアドレス及びバイト数をセットし、Ｄ
ＫＣ３ｂへリードコマンド及びディスク上の記憶位置情
報をセットすることによってＤＫ９ｄはリード動作を開
始する。ＤＫＣ３ｂからのＤＭＡ転送を要求するＲＥＱ
信号はＤＫＣ３ｂが接続されたサブチャネルｌｂに入力
され、複数のサブチャネルに同時にＲＥＱ信号が入力さ
れている場合は入出力インタフェースの使用権を獲得す
る調停が行われる。使用権を獲得した、例えば、サブチ
ャネル１ｂはＤＫＣ３ｂに対して応答信号ＡＣＫを返送
すると共に、ＤＡＲのメモリアドレスをドライバ／レシ
ーバ回路（Ｄ／Ｒという）１１を介してメモリインタフ
ェースへ送出する。ＡＣＫ信号を応答されたＤＫＣ３ｂ
はデータを入出力インクフェースへ送出することにより
、データはＤ／Ｒ１１及び１２を経由してメモリインタ
フェースからＤＡＲで指定されたアドレスへ格納される
。サブチャネル１ｂは、例えば、１バイト転送のときＤ
ＡＲに＋１及びＢＣＲから＝１し、以上の操作を繰り返
してＢＣＲがゼロになったとき、終了信号ＥＮＤを送出
することによりリード指令を終結する。
ここで、
切替制御部７ｂは、ＣＰＵｌ０の計算機命令によって、
例えば、ビット位置１に１をセットすることにより、そ
れぞれ、サブチャネルｉｂ又は２ｂを使用することを表
示するレジスタ（以下、ＲＥＧという）７１及び７２を
有する。ＲＥＱ信号が入力されたとき、ＲＥＱ信号を出
力したＤ Ｋ Ｃ３ｂ、 Ｍ Ｔ Ｃ４ｂ又はＷＳＣ５
ｂに対応してＲＥ ０７１又は７２の、例えば、ビット
位置６．７又は８に１をセットすることにより、サブチ
ャネル１ｂ又は２ｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳ
Ｃ５ｂとの間で、ＲＥＱ及びＡＣＫ信号を切り替える信
号を出力する。
例えば、ビット位置１に１をセットすることにより、そ
れぞれ、サブチャネルｉｂ又は２ｂを使用することを表
示するレジスタ（以下、ＲＥＧという）７１及び７２を
有する。ＲＥＱ信号が入力されたとき、ＲＥＱ信号を出
力したＤ Ｋ Ｃ３ｂ、 Ｍ Ｔ Ｃ４ｂ又はＷＳＣ５
ｂに対応してＲＥ ０７１又は７２の、例えば、ビット
位置６．７又は８に１をセットすることにより、サブチ
ャネル１ｂ又は２ｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳ
Ｃ５ｂとの間で、ＲＥＱ及びＡＣＫ信号を切り替える信
号を出力する。
マルチプレクサ（ＭＰＸという） ６ａ及び６ｂは、切
替制御部７ｂのＲＥ Ｃ７１からの切替選択信号に従っ
て、それぞれ、ＲＥＱ及びＡＣＫ信号をサブチャネル１
ｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５ｂとの間で接
続する。
替制御部７ｂのＲＥ Ｃ７１からの切替選択信号に従っ
て、それぞれ、ＲＥＱ及びＡＣＫ信号をサブチャネル１
ｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５ｂとの間で接
続する。
マルチプレクサ（ＭＰＸという）６ｃ及び６ｄは、切替
制御部７ｂのＲＥＧ１２からの選択信号に従って、それ
ぞれ、ＲＥＱ及びＡＣＫ信号をサブチャネル２ｂとＤＫ
Ｃ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５ｂとの間で接続する。
制御部７ｂのＲＥＧ１２からの選択信号に従って、それ
ぞれ、ＲＥＱ及びＡＣＫ信号をサブチャネル２ｂとＤＫ
Ｃ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５ｂとの間で接続する。
第３図のフローチャートを参照して本実施例の作用を、
ＤＫＣ３ｂに続いてＭＴＣ４ｂの入出力動作を起動して
両者が並行してＤＭＡ転送を行う例について説明する。
ＤＫＣ３ｂに続いてＭＴＣ４ｂの入出力動作を起動して
両者が並行してＤＭＡ転送を行う例について説明する。
■プログラムはＤＫ９ｄのデータを読み取る場合、未使
用の、例えば、サブチャネルｌｂのＤＡＲ及びＢＣＲに
所要のデータをセットし、 ■切替制御部７ｂのＲＥ Ｃ７１のビット位置１に１を
セットしてサブチャネル１ｂを使用することを表示し、 ■データが記録されたディスク上の記憶位置情報（シリ
ンダ、ヘッド、レコード番号）及びリード指令をＤＫＣ
３ｂにセットすることによってＤＫ９ｄはリード動作を
開始する。
用の、例えば、サブチャネルｌｂのＤＡＲ及びＢＣＲに
所要のデータをセットし、 ■切替制御部７ｂのＲＥ Ｃ７１のビット位置１に１を
セットしてサブチャネル１ｂを使用することを表示し、 ■データが記録されたディスク上の記憶位置情報（シリ
ンダ、ヘッド、レコード番号）及びリード指令をＤＫＣ
３ｂにセットすることによってＤＫ９ｄはリード動作を
開始する。
■ＤＫ９ｄが指定された記憶位置からデータを読み取る
とＤＫＣ３ｂはＲＥＱ信号を出力する。
とＤＫＣ３ｂはＲＥＱ信号を出力する。
■切替制御部７ｂはＲＥ Ｃ７１のビット位置６をセッ
トすることによりＭＰＸ６ａはＤＫＣ３ｂからのＲＥＱ
信号をサブチャネル１ｂへ接続し、ＭＰＸ６ｂはサブチ
ャネル１ｂからのＡＣＫ信号をＤＫＣ３ｂへ接続する。
トすることによりＭＰＸ６ａはＤＫＣ３ｂからのＲＥＱ
信号をサブチャネル１ｂへ接続し、ＭＰＸ６ｂはサブチ
ャネル１ｂからのＡＣＫ信号をＤＫＣ３ｂへ接続する。
■サブチャネル１ｂはＲＥＱ信号に対する入出力インタ
フェースの使用権を獲得したときＡＣＫ信号を返す。
フェースの使用権を獲得したときＡＣＫ信号を返す。
■切替制御部７ｂはＡＣＫ信号をＭＰＸ６ｂを経由して
ＤＫＣ３ｂへ送出する。
ＤＫＣ３ｂへ送出する。
■ＤＫＣ３ｂはＲＥＱ信号をオフにしてデータを入出力
インタフェースへ送出することにより、データはサブチ
ャネル１ｂ（７） Ｄ Ａ Ｒによって指定されたメモ
リアドレスに格納される。
インタフェースへ送出することにより、データはサブチ
ャネル１ｂ（７） Ｄ Ａ Ｒによって指定されたメモ
リアドレスに格納される。
■同様にして、プログラムはＭＴ９ｍのデータを読み取
る場合、サブチャネル１ｂは使用中のため、サブチャネ
ル２ｂのＤＡＲ及びＢＣＨに所要のデータをセットし、 ＠切替制御部７ｂのＲＥＧ７２のビット位置１に１をセ
ットしてサブチャネル２ｂを使用することを表示し、 ■データが記録された磁気テープ上の記憶位置情報及び
リード指令をＭＴＣ４ｂにセントすることによってＭＴ
９ｍはリード動作を開始する。
る場合、サブチャネル１ｂは使用中のため、サブチャネ
ル２ｂのＤＡＲ及びＢＣＨに所要のデータをセットし、 ＠切替制御部７ｂのＲＥＧ７２のビット位置１に１をセ
ットしてサブチャネル２ｂを使用することを表示し、 ■データが記録された磁気テープ上の記憶位置情報及び
リード指令をＭＴＣ４ｂにセントすることによってＭＴ
９ｍはリード動作を開始する。
＠ Ｍ ７９ｍが指定された記憶位置からデータを読み
取るとＭＴＣ４ｂはＲＥＱ信号を出力する。
取るとＭＴＣ４ｂはＲＥＱ信号を出力する。
■切替制御部７ｂはＲＥＧ７２のビット位置７をセット
することによりＭＰＸ６ｃはＭＴＣ４ｂからのＲＥＱ信
号をサブチャネル２ｂへ接続し、ＭＰＸ６ｄはサブチャ
ネル２ｂからのＡＣＫ信号線をＭＴＣ４ｂへ接続する。
することによりＭＰＸ６ｃはＭＴＣ４ｂからのＲＥＱ信
号をサブチャネル２ｂへ接続し、ＭＰＸ６ｄはサブチャ
ネル２ｂからのＡＣＫ信号線をＭＴＣ４ｂへ接続する。
■サブチャネル２ｂはＲＥＱ信号に対する入出力インタ
フェースの使用権を獲得したときＡＣＫ信号を返す。
フェースの使用権を獲得したときＡＣＫ信号を返す。
■切替制御部７ｂはＡＣＫ信号をＭＰＸ６ｄを経由して
ＭＴＣ４ｂへ送出する。
ＭＴＣ４ｂへ送出する。
■ＭＴＣ４ｂはＲＥＱ信号をオフにしてデータを入出力
インタフェースへ送出することにより、データはサブチ
ャネル２ｂのＤＡＲによって指定されたメモリアドレス
に格納される。
インタフェースへ送出することにより、データはサブチ
ャネル２ｂのＤＡＲによって指定されたメモリアドレス
に格納される。
このようにしてＤ Ｋ Ｃ３ｂ、 ＭＴ Ｃ４ｂ及びＷ
ＳＣ５ｂの任意の２つが同時に（並行に）ＤＭＡ転送を
行うことができるように構成されている。
ＳＣ５ｂの任意の２つが同時に（並行に）ＤＭＡ転送を
行うことができるように構成されている。
サブチャネルと入出力制御部とを接続する他の実施例と
して、プログラムは予め、例えば、ＲＥ０７１０ビット
位置６．７又は８に１をセ・ン卜することによって、サ
ブチャネルＩｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５
ｂとの接続を指定することも可能である。
して、プログラムは予め、例えば、ＲＥ０７１０ビット
位置６．７又は８に１をセ・ン卜することによって、サ
ブチャネルＩｂとＤＫＣ３ｂ、ＭＴＣ４ｂ又はＷＳＣ５
ｂとの接続を指定することも可能である。
〔゛発明の効果〕
以上説明したように本発明によれば、計算機の命令によ
って接続情報を設定することにより、複数の人出力制御
部を任意のチャネル部に接続することができるので、シ
ステム資源を最大限に並行動作させることが可能となり
、低価格にしてシステムの処理能力を向上することがで
きるという効果がある。
って接続情報を設定することにより、複数の人出力制御
部を任意のチャネル部に接続することができるので、シ
ステム資源を最大限に並行動作させることが可能となり
、低価格にしてシステムの処理能力を向上することがで
きるという効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例のフローチャート、第４図は従来例を示す
ブロック図である。 図において、 ｌ、２はチャネル部、 ｌｂ、２ｂはサブチャネル、 ３．４は入出力制御部、 ３ｂはディスク制御部（ＤＫＣ）、 ４ｂは磁気テープ制御部（ＭＴＣ）、 ５ｂは端末制御部（ＷＳＣ）、 ６は切替手段、 ６ａ、６ｂ、６ｃ、６ｄはマルチプレクサ（ＭＰＸ）、
７は設定手段、 ７ｂは切替制御部、 ７１．７２はレジスタ（ＲＥＧ）、 ８は主記憶装置、 ８ｂは主メモリ、 ９は入出力装置、 ９ｄはディスク装置（ＤＫ）、 釦は磁気テープ装置（ＭＴ）、 ９−はワークステーション（ＷＳ）、 １０は処理装置（ＣＰＵ）、 １１．１２はドライバ／レシーバ回路（Ｄ／Ｒ）を示す
。 ６ を刀季苧１手段 不定間の原理プロ・・、り図 第 １ 図 本ｆ明の実施ｆｌ＋のフロー乎マート
発明の実施例のフローチャート、第４図は従来例を示す
ブロック図である。 図において、 ｌ、２はチャネル部、 ｌｂ、２ｂはサブチャネル、 ３．４は入出力制御部、 ３ｂはディスク制御部（ＤＫＣ）、 ４ｂは磁気テープ制御部（ＭＴＣ）、 ５ｂは端末制御部（ＷＳＣ）、 ６は切替手段、 ６ａ、６ｂ、６ｃ、６ｄはマルチプレクサ（ＭＰＸ）、
７は設定手段、 ７ｂは切替制御部、 ７１．７２はレジスタ（ＲＥＧ）、 ８は主記憶装置、 ８ｂは主メモリ、 ９は入出力装置、 ９ｄはディスク装置（ＤＫ）、 釦は磁気テープ装置（ＭＴ）、 ９−はワークステーション（ＷＳ）、 １０は処理装置（ＣＰＵ）、 １１．１２はドライバ／レシーバ回路（Ｄ／Ｒ）を示す
。 ６ を刀季苧１手段 不定間の原理プロ・・、り図 第 １ 図 本ｆ明の実施ｆｌ＋のフロー乎マート
Claims (1)
- 【特許請求の範囲】 主記憶装置（８）と入出力装置（９）との間のデータ
の転送を制御する複数のチャネル部（１、２）と、該入
出力装置（９）を制御する複数の入出力制御部（３、４
）とを有する計算機システムにおいて、 該複数のチャネル部（１、２）と該複数の入出力制御部
（３、４）との間の接続を任意の組合せで切り替える手
段（６）と、 前記接続を指定する情報を計算機の命令によって設定す
る手段（７）とを設けることを特徴とする入出力制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33368589A JPH03194635A (ja) | 1989-12-22 | 1989-12-22 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33368589A JPH03194635A (ja) | 1989-12-22 | 1989-12-22 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194635A true JPH03194635A (ja) | 1991-08-26 |
Family
ID=18268822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33368589A Pending JPH03194635A (ja) | 1989-12-22 | 1989-12-22 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194635A (ja) |
-
1989
- 1989-12-22 JP JP33368589A patent/JPH03194635A/ja active Pending
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