JPH03192751A - 張り合わせ基板を用いた半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、張り合わせ基板を用いた半導体装置の製造方
法に関し、特に、誘電体分離法における素子分離用溝の
形成技術に関するものである。

〔従来の技術〕

半導体集積回路の素子分離技術においては、高耐圧で分
離特性が良好である等の理由により誘電体分離法がコス
ト高にも拘らず多く採用されている。従来から使用され
ている誘電体分離の方法につき第５図から第７図までを
参照して説明する。

第５図（ａ）〜（ｄ）は多結晶支持体構造の誘電体分離
の方法を示したもので、面方位（１００）のシリコン単
結晶基板２０にアルカリ系の異方性エツチングを施して
■溝２２を形成し、この表面に酸化膜２４を被覆する。

次に、この酸化膜２４上にＣＶＤ法等により多結晶シリ
コン層２６を数百μｍ堆積させる。この多結晶シリコン
層２６を支持基板として、シリコン単結晶基板２０の側
の表面をポリッシングすることにより、多結晶シリコン
層２６により分離されたアイソレーション領域２８が形
成される。

次に、張り合わせ基板を用いた誘電体分離の方法につき
第６図（ａ）〜（ｄ）を参照して説明する。この方法で
は、片面に酸化膜が形成された面方位（１００）のシリ
コン単結晶基板３０と、同じく片面に酸化膜が形成され
た単結晶基板３１とを酸化膜の形成された面同士を接着
して張り合わせ基板とし、この張り合わせ基板に内包さ
れた張り合わせ界面上の酸化膜３２を素子分離用絶縁膜
として用いるものである。まず、シリコン単結晶基板３
０上に酸化膜３２にまで到達させた■溝３３を形成し、
その表面を酸化して酸化膜３４を形成する。次に、この
上に多結晶シリコン層３６を堆積し、その後余分な多結
晶シリコンを酸化膜３４と共にポリッシング等により平
坦除去すると、アイソレーション領域３８が形成される
。この方法では、張り合わせ基板自体が簡単に作成でき
、支持体としての多結晶シリコン層を厚く形成する必要
もないので、低コストに素子分離を施すことができる。

第７図（ａ）〜（ｄ）に示す誘電体分離の方法は、上記
と同様の酸化膜４２を内包した張り合わせ基板４０．４
１を用いているが、ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　１
ｏｎ　Ｅｔｃｈｉｎｇ）又はプラズマエツチングにより
Ｕ溝４３を形成する。これにより素子分離用溝の幅が小
さくて済むので、アイソレーション領域４８の面積を大
きく採ることができる。なお、４４は酸化膜、４６は多
結晶シリコンである。

〔発明が解決しようとする課題〕

第５図に示す多結晶支持体構造の誘電体分離の方法に対
し、第６図及び第７図に示す張り合わせ基板を用いた誘
電体分離の方法は、多結晶シリコンの堆積量が圧倒的に
少なくて済み、プロセス時間が短縮できると共に製造コ
ストも削減できる。

しかし、第６図に示す方法では、ウェットエツチングに
より酸化膜３２まで到達するＶ溝３３を形成すると、■
溝３３の形状は結晶方位により定まっているので二素子
分離溝の表面幅が大きく（約５０μｍ）、これを狭める
ことができない。したがって、非素子領域の面積が増加
し、高集積化を妨げる要因となる。

一方、第７図に示す方法においては、大きな異方性を有
するＲＩＥ若しくはプラズマエツチングによりＵ溝４３
を形成しているため、幅の狭い素子分離溝を形成できる
。しかし、ＲＩＥ若しくはプラズマエツチングのエツチ
ング速度は非常に小さいので（例えば、ＣＣＺ、系のガ
スを用いた場合には０．２５μｍ／ｍ１ｎ）、プロセス
時間が長くなり、深い溝形成には不向きである。また、
これらのドライエツチングにおいては、イオンや電子の
衝撃、プラズマ中で発生した紫外線照射などにより基板
に損傷が生じるという問題点もある。

そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ウェットエツチングの結晶方位に対する異方
性と張り合わせ基板及び素子分離溝の方位とを適合させ
ることにより、素子分離溝の幅を押さえることができ、
しかもエツチング速度が大きく、更に基板への損傷もな
い低コストの半導体装置の製造方法を提供することにあ
る。

〔課題を解決するための手段〕

上記の課題を解決するために、素子形成基板と支持基板
とを張り合わせて形成し、張り合わせ界面に絶縁層を備
える張り合わせ基板を用いた半導体装置の製造方法にお
いて、本発明の講じた手段は、 素子形成基板に面方位（１１０１（ミラー指数；結晶の
（１１０）面及びこれと等価な対称性を有する面の総称
である。以下同様。）のシリコン単結晶半導体基板を用
いて、この素子形成基板上に＜１１．Ｊ＞方向（ミラー
指数；結晶方位〔１１丁〕及びこれと等価な対称性を有
する方位の総称である。以下同様。）に伸びた第１溝パ
ターン部と、この第１溝パターン部に垂直な第２溝パタ
ーン部とにより包囲されるアイソレーション領域パター
ンを形成し、次に、このアイソレーション領域パターン
を用いて異方性エツチング液により前記絶縁層に到達す
るまでエツチングして、第１溝パターン部下に生じる第
１溝部と第２溝パターン部下に生じる第２溝部とからな
る素子分離溝を形成するものである。

また、アイソレーション領域パターンを形成する際にお
いて、第１溝パターン部の端辺と第２溝パターン部の側
辺とが互いに間隔をおいて対向するように、前記第１溝
パターン部と前記第２溝パターン部とを互いに分離させ
て形成し、その間隔が前記第１溝部の端面におけるサイ
ドエツチング量（第３図（Ｃ）に示すように、素子分離
溝の端面又は側面の絶縁層上の部分が水平方向にエツチ
ングされた距離Ｘをいう。以下同様。）と第２溝部の側
面におけるサイドエツチング量との和以下になるように
アイソレーション領域パターンを形成するものである。

更に、素子形成基板には、オリエンテーション・フラッ
トとして＜１１１＞方向又は＜ＩＩＴ＞方向のカット部
を形成する場合もある。

上記の手段において、素子形成基板上の第１溝パターン
部の長さの和が第２溝パターン部の長さの和よりも長く
なるように、アイソレーション領域パターンの方向を選
択することが望ましい。

〔作用］ 面方位（１１０）シリコン単結晶の素子形成基板上に＜
ＩＩＴ＞方向の第１溝パターン部とこれに垂直な第２溝
パターン部とを形成し、異方性エツチング液、すなわち
、ＫＯＨ水溶液やＫＯＨ。

プロピルアルコール、水の混合液等によりエツチングす
ると、面方位（１１１）に対するエツチング速度が他の
方位に対するエツチング速度に比して著しく小さいので
、第１溝パターン部の下に形成される第１溝部の側面が
面方位（１１１）の面で形成され、素子形成基板の表面
に対して垂直な側面となる。すなわち、この側面はほと
んどサイドエツチングされないので、第１溝部の幅はそ
の深さ方向についてほぼ一定となる。したがって、第１
溝部の幅を狭く形成することができる。一方、第１溝パ
ターン部に垂直な第２溝パターン部の方向はほぼ＜１１
１＞方向となり、第２溝部の側面は面方位（１１丁）の
面で形成されることとなるので、第１溝部の場合と異な
りサイドエツチングされる。しかし、そのサイドエツチ
ングによる溝幅の拡大は、面方位（１００）の基板上に
形成された■溝の幅よりも狭い。以上により、第１溝部
と第２溝部とによって形成された素子分離溝が占める領
域はＶ溝を形成した場合よりもはるかに少ない面積で足
りる。

また、素子分離溝を形成する際の深さ方向へのエツチン
グ速度、すなわち面方位（１１０）に対するエツチング
速度は、異方性エツチング液の組成によって多少変化す
るが、いずれにしても、面方位（１００）に対するエツ
チング速度とほぼ同様であり、それよりも大きい場合も
ある。したがって、■溝を形成した場合とほぼ同程度又
はそれ以下のエツチング時間で素子分離溝を形成するこ
とができる。

更に、このエツチング法はウェットエッチングであるか
ら、ＲＩＥ又はプラズマエツチング等のドライエツチン
グと異なり、基板へのイオンや電子の衝撃、プラズマ中
で発生した紫外線照射等が存在しないので、基板の損傷
が発生するおそれはない。

次に、第１溝パターン部と第２溝パターン部とを分離さ
せてアイソレーション領域パターンヲ形成する場合には
、エツチング中に対向する第１溝部の端面及び第２溝部
の側面においてサイドエツチングが進み、この端面と側
面との間隔はサイドエツチング量の和以下に形成しであ
るから、エツチング終了までに第１溝部と第２溝部とが
連結する。このようにして形成された素子分離溝におい
ては、第１溝部と第２溝部とがサイドエツチングにより
連結されるまでは両者の連結により形成されるアイソレ
ーション領域の角部分が存在しないから、この角部分が
エツチングされる時間が少なくなる。したがって、予め
第１溝パターン部と第２溝パターン部とが連結している
アイソレーション領域パターンを使用した場合に比して
その角部分のサイドエツチング量が少なくなり、この角
部分のサイドエツチングによるアイソレーション領域面
積の減少を防止することができる。

素子形成基板に＜１１１＞又は＜１１２＞方向のオリエ
ンテーション・フラットを形成する場合には、オリエン
テーション・フラットの方向に対して第１溝パターン部
と第２溝パターン部は平行又は垂直となるから、これら
のパターンを形成するためのリソグラフィー工程におけ
るフォトマスク等の位置合わせが容易になる。

素子形成基板上にアイソレーション領域パターンを形成
する際、長さの和がより長い方向の溝パターンを第１溝
パターンとして選ぶことにより、第１パターン部の長さ
の和が第２パターン部の長さの和よりも長（設定できる
。この場合には、サイドエツチングにより幅が拡大する
第２溝部の長さの和が第１溝部の長さの和よりも短くな
り、素子形成基板上に形成される素子分離溝が占める表
面積が、長さの和がより長い方向の溝パターンを第２溝
パターンとして選ぶ場合よりも少なくなる。

以上のように、従来よりも素子分離溝が占める表面積を
減少させることができるので、素子基板上に高密度に素
子を形成することができ、また、素子分離溝を形成する
ためのエツチング速度も速いので、低コストで半導体装
置を製造することができる。

〔実施例〕

次に、第１図から第４図までを参照して、本発明の詳細
な説明する。

（第１実施例） 第１図（ａ）に示す第１実施例に係る素子形成基板１の
表面上に形成されたアイソレーション領域パターン４は
、基板の＜１１２＞方向に伸びた第１溝パターン部５ａ
と＜１１１＞方向に伸びた第２溝パターン部５ｂにより
包囲された厚さ約１μｍの酸化膜で形成されている。こ
のアイソレーション領域パターン４は素子の寸法により
種々の寸法に形成する必要があるが、この実施例では樅
７０μｍ横１１０μｍの矩形となっている。第１溝パタ
ーン部５ａと第２溝パターン部５ｂとは双方とも２μｍ
の一定幅をもつ帯状の開口であり、これらの部分では素
子形成基板１が露出している。

第１図のｎ−ｎ’線に沿って切断した断面を示す第２図
により、第１実施例の製造方法を説明する。両面が鏡面
仕上げされ、片面に酸化膜が形成された面方位（１１０
）の単結晶シリコンからなる素子形成基板１と、鏡面仕
上げされた片面に酸化膜が形成された支持用基板２とを
接着して、酸化層３を内包した張り合わせ基板を作成す
る。ここで、素子形成基板１の厚さは３５μｍ、支持用
基板２の厚さは５２５μｍ、酸化層３の厚さは２μｍで
ある（第２図（ａ））。次に、素子形成基板１の表面上
に厚さ１μｍの酸化膜を熱酸化法により形成し、リソグ
ラフィー技術によりアイソレーション領域パターン４を
形成する。ここで、第２図（ｂ）には幅２μｍの第１溝
パターン部５ａによる開口のみが示されている。次に、
この素子形成基板１の表面を温度１２０°ＣのＫＯＨ４
４重量％水溶液によりエツチングすると、第１溝パター
ン部の下に素子分離溝の第１溝部６ａが形成される。こ
のエツチング液のシリコン単結晶に対するエツチング速
度は異方性を示し、各面方位に対するエツチング速度は
以下の通りである。

（１１１）　−−０，０２ａｍ／ｍ　ｉ　ｎ（１００）
・・・・・・５．８　μｍ／ｍ１ｎ（１１０）・・・・
・・１１．７μｍ／ｍｉｎ素子形成基板１の面方位は（
１１０）で、第１溝部６ａの側面７ａはエツチング速度
の非常に小さい（１１１）面となるため、第１溝部の側
面７ａにおけるサイドエツチング量はほとんどゼロに等
しい。こうして、第２図（Ｃ）に示すように、第１溝部
６ａは深さ方向に一定の幅を有するものとなる。この後
、素子形成基板１及び第１溝部６ａの表面を１１００°
Ｃ，４時間のウェット酸化により酸化して、厚さ約１．
２５μｍの酸化膜８及び８ａを形成する。第１溝部６ａ
は幅が約２μｍのままであるから、この酸化膜８ａのみ
で完全に充填される（第２図（ｄ））。その後、後述す
る第２溝パターン部により形成される第２溝部を充填す
るための多結晶シリコン成長を行い、最後に表面を研磨
して余分の多結晶シリコン及び酸化膜８を除去すると、
第２図（ｅ）に示すように、アイソレーション領域１０
の表面が露出する。

一方、第１図のｍ−ｍ’線に沿って切断した断面を示す
第３図により第２溝パターンによる素子分離溝の形成を
説明する。前記張り合わせ基板（第３図（ａ））上に形
成した酸化膜に、前記第１溝パターン部５ａと共に第２
溝パターン部５ｂを形成する（第３図（ｂ））。この第
２溝パターン部５ｂは第１溝パターン部５ａに対し垂直
に形成され、素子形成基板１の＜１１１＞方向に伸びて
いる。素子形成基板１の表面を前記と同様にに○Ｈ水溶
液によりエツチングすると、素子分離溝の第２溝部６ｂ
が形成される。第２溝部６ｂの側面７ｂは面方位（１１
丁）であるため、第３図（Ｃ）に示すようにサイドエツ
チングされて、第２溝部６ｂの幅は約３４μｍとなる。

ここで、サイドエツチング量Ｘは約１６μｍである。こ
のサイドエツチング量Ｘを最小にするために、エツチン
グ時間は素子分離溝６ａ、６ｂが酸化層３に到達した時
点でなるべく早く終了させなければならない。

このエツチング時間は（１１０）面に対するエツチング
速度１１．７μｍ／ｍｔｎ及び素子形成基板１の厚さ３
５μｍとから算出でき、この実施例では素子形成基板１
の厚さのばらつきを考慮して約３分１０秒とした。次に
、素子形成基板１及び第２溝部６ｂの表面に前記と同様
ウェット酸化により厚さ１゜２５μｍの酸化膜８及び８
ｂを形成する（第３図（ｄ））。この後、減圧ＣＶＤ法
により多結晶シリコン層９を堆積し、余分な多結晶シリ
コン及び酸化膜８を表面研磨により除去すると、第３図
（ｅ）に示すように、アイソレーション領域１０の表面
が現れる。

第１図（ｂ）には、エツチング工程が終了した後の素子
形成基板１の表面を示す。素子分離用溝６ａ、６ｂによ
ってアイソレーション令頁域１０が形成されている。こ
のように、アイソレーション領域１０の形状に関しては
、＜ＩＩＪ＞方向の辺の長さが第１図（ａ）に示すアイ
ソレーション領域パターン４よりもサイドエツチング量
Ｘの２倍分（１６μｍＸ２＝３２μｍ）だけ短くなって
いる。

したがって、予定するアイソレーション領域の形状に対
して、＜ＩＩＴ＞方向に伸びる第１溝パターンの長さを
予め３２μｍだけ長く形成している。

なお、アイソレージジン領域１０の角部分１１はサイド
エツチングにより削られている。

上記第１実施例によれば、第１溝部６ａの幅は２μｍ、
第２溝部６ｂの幅は３４μｍとなるから、従来の面方位
（１００）の基板を用いた場合の■溝の幅５０μｍに比
して大幅に狭くなっており、素子形成基板ｌの表面上の
非素子頭載の面積が減り、効率的に素子形成を行なうこ
とができる。また、本実施例の深さ方向のエツチング速
度１１゜７μｍ／ｍｉｎは従来のＫＯＨ水溶液によるＶ
溝形成におけるエツチング速度５．８μｍ／ｍｉｎと比
べても２倍近い速さとなっているから、工程時間が短縮
される。更に、ウェットエツチングを採用しているため
、ドライエツチングに伴う基板の損傷のおそれもない。

（第２実施例） 次に、第４図を参照して本発明の第２実施例を説明する
。第２実施例による半導体装置の製造方法は第１実施例
の製造方法と大部分が共通であるが、第４図（ａ）に示
すように第１溝パターン部１５ａと第２溝パターン部１
５ｂとが連結されていない点のみが異なる。第１溝パタ
ーン部１５ａの端辺１６ａと第２溝パターン部１５ｂの
側辺１６ｂとは約１６μｍ離れて対向しており、端辺１
６ａと側辺１６ｂとの間はアイソレーション領域パター
ン１４の一部となっている。このアイソレーション領域
パターン１４を介して第１実施例と全く同様にＫＯＨ水
溶液でエツチングを施すと、第１溝パターン１５ａによ
り形成される素子分離溝の第１溝部１７ａの端面と第２
溝パターン１５ｂにより形成される素子分離溝の第２溝
部１７ｂの側面とは両者とも面方位（１１丁）であるた
め、第４図（ｂ）に示すように両者の間隔がサイドエツ
チングされて、素子分離溝の形成終了時までに消失し、
第１溝部１７ａと第２溝部１７ｂとが連結する。

このようにしてアイソレーション領域１９を形成する場
合には、エツチング工程中に第１溝部１７ａと第２溝部
１７ｂとが分離した状態でエツチングが進行し、両者が
連結するまでアイソレーション領域１９の角部分が存在
しない。したがって、この角部分がエツチングされる時
間は短いから、第１実施例に比べてアイソレーション領
域１９の角部分のサイドエツチング量が少な（、これに
よるアイソレーション領域１９の面積の減少を抑えるこ
とができる。

上記の第１実施例及び第２実施例において、素子形成基
板ｌのオリエンテーション・フラットを＜ｔ　ｉ　ｉ＞
又は＜ＬＩＴ＞方向のカット部で構成することにより、
フォトリソグラフィー技術を用いる際にマスクの位置合
わせを容易にすることができる。

また、アイソレーション領域パターン４を形成する際に
、素子形成基板１上に形成される第１溝パターンの長さ
の合計が第２溝パターンの合計よりも長くなるように、
素子形成基板１上のアイソレーション領域パターン４の
方向を選択することができる。このようにすると、素子
分離溝の占有１面積を更に減少させることができる。

４、発明の詳細 な説明したように、本発明は、張り合わせ基板を用いた
半導体装置の製造方法において、素子形成基板に面方位
（１１０）の単結晶シリコン基板を用い、その素子形成
基板上にく１１丁〉方向の第１溝パターン部と、この第
１溝パターンに垂直な第２溝パターン部とによって包囲
されるアイソレーション領域パターンを形成する工程と
、次に、そのアイソレーション領域パターン上から異方
性エツチング液により素子分離溝を形成する工程とを有
することに特徴があるので、以下の効果を奏する。

■　素子形成基板の面方位とエツチング液の異方性とに
より素子分離溝の幅を狭く抑えることができるので、素
子分離溝の占める表面積が少な（、アイソレーション領
域の面積を大きく採ることができる。また、エツチング
速度も従来と同程度又はそれ以上に速くすることができ
るから、製造時間も短縮可能であり、全体として半導体
装置の製造コストを引き下げることができる。

■　素子分離溝の幅を狭く抑えるためにドライエツチン
グを使用する必要がなくなるため、ドライエツチングに
伴う基板の損傷が発生しない。

■　第１溝パターン部と第２溝パターン部とを分離して
形成する場合には、サイドエツチングにより第１溝部と
第２溝部とがエツチング途中で連結するため、形成され
たアイソレーション領域の角部分のサイドエツチングを
減少させることができ、アイソレーション領域の面積の
減少を抑えることができる。

■　オリエンテーション・フラットを＜１１１＞又は＜
ＬＩＴ＞方向に形成する場合には、第１溝パターン部と
第２溝パターン部とがオリエンテーション・フラットに
対して平行又は垂直となり、アイソレーション領域パタ
ーンを形成する際のマスクの位置合わせが容易となる。

■　素子基板上の第１溝パターンの長さの和が第２溝パ
ターンの長さの和よりも長くなるようにアイソレーショ
ン領域パターンの方向を選ぶ場合には、素子分離溝が占
める表面積を更に減少させることができる。

【図面の簡単な説明】

第１図（ａ）は第１実施例のアイソレーション領域パタ
ーンを示す平面図、第１図（ｂ）は第１実施例のエツチ
ング終了後の素子分離溝の状態を示す平面図である。 第２図（ａ）〜（ｅ）は第１実施例の製造方法を示すた
めに第１図のｎ−ｎ’線に沿って切断した工程断面図で
ある。 第３図（ａ）〜（ｅ）は第１実施例の製造方法を示すた
めに第１図のｍ−ｍ’線に沿って切断した工程断面図で
ある。 第４図（ａ）は第２実施例のアイソレーション領域パタ
ーンを示す平面図、第４図（ｂ）は第２実施例のエツチ
ング終了後の素子分離溝の状態を示す平面図である。 第５図（ａ）〜（ｄ）は従来の多結晶支持体構造の誘電
体分離方法を示す工程断面図である。 第６図（ａ）〜（ｄ）は従来の張り合わせ基板とウェッ
トエツチングを用いた誘電体分離方法を示す工程断面図
である。 第７図（ａ）〜（ｄ）は従来の張り合わせ基板とドライ
エツチングを用いた誘電体分離方法を示す工程断面図で
ある。 〔符号の説明〕 １・・・素子形成基板 ２・・・支持基板 ３・・・酸化層 ４．１４・・・アイソレーション領域パターン５ａ、１
５ａ・・・第１溝パターン部 ５ｂ、１５ｂ・・・第２溝パターン部 ６ａ、１７ａ・・・素子分離溝の第１溝部６ｂ、１７ｂ
・・・素子分離溝の第２溝部１６ａ・・・第１溝パター
ン部の端辺 １６ｂ・・・第２溝パターン部の側辺 Ｘ・・・サイドエツチング量。

Claims (4)

【特許請求の範囲】
1. （１）素子形成基板と支持基板とを張り合わせて形成し
   、張り合わせ界面に絶縁層を備える張り合わせ基板を用
   いた半導体装置の製造方法において、該素子形成基板は
   面方位｛１１０｝のシリコン単結晶半導体基板であって
   、 前記素子形成基板上に＜１１＠２＠＞方向に伸びた第１
   溝パターン部と、該第１溝パターン部に垂直な第２溝パ
   ターン部とにより包囲されるアイソレーション領域パタ
   ーンを形成する工程と、次に、該アイソレーション領域
   パターンを用いて異方性エッチング液により前記絶縁層
   に到達するまでエッチングして、前記第１溝パターン部
   下に生じる第１溝部と前記第２溝パターン部下に生じる
   第２溝部とからなる素子分離溝を形成する工程とを有す
   ることを特徴とする張り合わせ基板を用いた半導体装置
   の製造方法。
2. （２）前記アイソレーション領域パターンを形成する工
   程において、前記第１溝パターン部の端辺と前記第２溝
   パターン部の側辺とが互いに間隔をおいて対向するよう
   に、前記第１溝パターン部と前記第２溝パターン部とを
   互いに分離させて形成し、該間隔が前記素子分離溝を形
   成する工程中の前記第１溝部の端面におけるサイドエッ
   チング量と前記第２溝部の側面におけるサイドエッチン
   グ量との和以下になるように前記アイソレーション領域
   パターンを形成することを特徴とする請求項第１項に記
   載の張り合わせ基板を用いた半導体装置の製造方法。
3. （３）前記素子形成基板には、オリエンテーション・フ
   ラットとして＜１１１＞方向又は＜１１＠２＠＞方向の
   カット部が形成されていることを特徴とする請求項第１
   項又は第２項に記載の張り合わせ基板を用いた半導体装
   置の製造方法。
4. （４）前記アイソレーション領域パターンを形成する工
   程において、前記素子形成基板上の前記第１溝パターン
   部の長さの和を前記第２溝パターン部の長さの和よりも
   長くするように、アイソレーション領域パターンの方向
   を選ぶことを特徴とする請求項第１項から第３項までの
   いずれか１項に記載の張り合わせ基板を用いた半導体装
   置の製造方法。