JPH0319189A - 半導体記憶装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ格納用のメモリアレイが複数個に分割
されたダイナミックＲＡＭ、特に各メモリアレイ内に設
けられたメモリセルからデータバスへの転送、及びその
メモリセルへの再書込み方式に関するものである。

（従来の技術） 従来、書込み及び読出しが可能なダイナミックＲＡＭは
、例えば特開昭６２−１５０５９０号公報、特願昭６３
−５６９３１号明細書等に記載されているように、種々
の構成のものが提案されている。ダイナミックＲＡＭは
、リフレッシュ回路と入力回路が複雑となるが、メモリ
セルの構成が簡単であるため、大きな記憶容量を有する
メモリを構成できる。記憶容量が大容量化すると、デバ
イスのスケーリング側に従って縮小出来なくなった場合
、アクセス時間が長くなって動作速度が低下する等の問
題が生じるため、メモリアレイを複数個に分割し、その
各メモリアレイを分割動作させて高速化を図る等の技術
が提案されている。その一構戒例を第２図に示す。

第２図は、従来のダイナミックＲＡＭの概略の構成図で
ある。

このダイナミックＲＡＭは、４個に分割された同一回Ｆ
ＩＢａ戊のメモリアレイブロック１−１〜１−４を備え
ている。各メモリアレイブロック１一１−１−４内には
、同一回路構成のメモリセルアレイ１０−１〜１０−４
等がそれぞれ設けられている。メモリセルアレイ１０−
１〜１０−４内の複数のワード線１１は、行アドレスデ
コーダ・ワードドライバ２−１〜２−４にそれぞれ接続
され、更にそのメモリアレイ１０−ｌ〜■０−４が、列
アドレスデコーダ３から出力される複数の列デコード選
択信号ＣＬｏ〜ＣＬ．．−ｔに接続されている。

また、各メモリアレイブロック１−１〜１−４には、相
補的なデータバス４−１．４−１〜４−４，τ−４がそ
れぞれ接続され、その各データバス４−１．４−１〜４
−４．４−４に、図示しないデータバスアンプ等が接続
されている。

各メモリアレイブロック１−１〜１−４は、同一の回路
構成であるため、その一例としてメモリアレイブロック
１−１の構成を説明する。

このメモリアレイブロック１−１は、データ格納用のＭ
ＸＮビットのメモリセルアレイ１０−１を備えている。

メモリセルアレイ１０−１は、行アドレスデコーダ・ワ
ードドライバ２−１の出力に接続される２Ｍ本のワード
線１ｌ・・・・・・とＮ／２対のビット線対１２，丁フ
・・・・・・を備え、そのワード線ｌ１・・・・・・及
びビット線対１２・・・・・・の交点には、例えば１ト
ランジスタ型のメモリセル１３・・・・・・が接続され
ている。各ビット線対１２．１２・・・・・・間には、
ノードＮ１上の第１の活性化信号ＡＳ６により活性化さ
れるＰチャネル型センスアンプ（以下、Ｐ型センスアン
プという〉１４・・・・・・がそれぞれ接続されている
。更に各ビット線対１２．Ｔ丁・・・・・・には、制御
信号ｒＧによりオン．オフ動作する第１のスイッチ手段
であるＭｏｓトランジスタ対１５．１５・・・・・・を
介して、相袖的なセンスアンプノード対ＳＡ，ＳＡ・・
曲がそれぞれ接続されている。

各センスアンプノード対ＳＡ，ＳＡ・・曲間には、ノー
ドＮ２上の第２の活性化信号丁τにより活性化されるＮ
チャネル型センスアンプ（以下、Ｎ型センスアンプとい
う〉１６・・・・・・が接続され、更にその各センスア
ンプノード対ＳＡ，ＳＡ・・・・・・が、第２のスイッ
チ手段であるＭＯ．Ｓｈランジスタ対１７．１７・・・
・・・を介して、相補的なデータバス４ｌ．丁−１にそ
れぞれ共通接続されている。ここで、ビット線対１２．
１２・・・・・・は、Ｐ型センスアンプ１４・・・・・
・及びＮ型センスアンプ１６・・・・・・を中心とした
折返し型（ＦＯＬＤＥＤ型）ビット線構造をしている。

ＭＯＳトランジスタ対１７．Ｔ７・・・・・・のゲート
は、列アドレスデコーダ３から出力される列デコード選
択信号ＣＬｏ〜ＣＬ−１のｌ本にそれぞれ接続されてい
る。

第３図は、第２図中のメモリアレイブロック１一１の動
作波形図であり、この図を参照しつつ第２図の動作を説
明する。

例えば、メモリアレイブロック１−１を動作させるには
、行アドレスデコーダ・ワードドライバ２−１の出力に
より、２Ｍ本のワード線１１・・・・・・中の１本を“
Ｈ″レベルに立上げる。すると、選択されたワード線１
１に接続されたメモリセル１３の記憶情報が、一方のビ
ット線１２上に微小電位の変化として伝達される。他方
のビット線１２は、初期状態の電位ＶＣＣ／２　（ＶＣ
Ｃはメモリアレイブロック１−１〜１−４内の電源電位
〉を維持する。

ビット線１２は、メモリセル情報“゜０゛゜または゛１
”により、電位ＶＣＣ／２より僅かに低いか、あるいは
高いかの状態となる．この時、Ｐ型センスアンプ１４及
びＮ型センスアンプ１６を活性化させるために、そのＰ
型センスアンプｌ４及びＮ型センスアンプ１６のそれぞ
れの共通ノードＮｌ，Ｎ２上の信号ＡＳ６，Ｓτを、第
３図に示すように、ＶＣＣ／２レベルからＶＣＣレベル
へ、及びＶＣＣ／２レベルからＯＶへ、それぞれ変化さ
せる。この時、制御信号Ｔ　ＧはＶＣＣ＋ＶＴ＋αく但
し、ＶＴはＭＯＳトランジスタ対１５，１丁の閾値電圧
、α≧０〉のブーストレベルにあり、ビット線ｌ２とセ
ンスアンブノードＳＡ、及びビット線１２とセンスアン
プノードＳＡとが、それぞれ完全導通状態なので、Ｐ型
センスアンブ■４及びＮ型センスアンプ１６により、ビ
ット線対ｌ２，Ｔ７上の電位の感知、増幅動作が行われ
る。

Ｐ型センスアンプｌ４及びＮ型センスアンプ１６による
感知、増幅動作が行われると、直ちに制御信号ＩＧを“
Ｌ”レベル（＝ＯＶ）に下げ、ビット線１２とセンスア
ンプノードＳＡ、及びビット線１２とセンスアンプノー
ド丁頁をそれぞれ力ットオフさせる。ビット線ｌ２ある
いは１２の一方は、Ｐ型センスアンブ１４によりＶＣＣ
レベルに向かって上昇し、他方はほぼＶＣＣ／２レベル
にとどまる。更に、ＭＯＳトランジスタ対１５．一と１
７．１７のオフ状態によって閉込められたセンスアンプ
ノードＳＡあるいはＳＡの一方は、Ｎ型センスアンプ１
６により、急速にＯＶとなり、他方はほぼＶＣＣ／２レ
ベルにとどまる。

その後、制御信号ＩＧを再びＶＣＣ＋ＶＴ十αのブース
トレベルにセットして、ビット線ｌ２とセンスアンプノ
ードＳＡ、ビット線１２とセンスアンプノードＳＡをそ
れぞれ導通状態とする。センスアンプノードＳＡとＳＡ
の内の一方のＯＶであったノードは、ＶＣＣ／２レベル
近くまで上昇するため、Ｐ型センスアンプｌ４で増幅中
の他方のビット線のほぼＶＣＣ／２レベルのノードとの
差が小さくなる。

更に、第３図に示すように、制御信号ＩＧがブーストレ
ベルにセットされるのと同時刻に、列アドレスデコーダ
３から出力される列デコード選択信号ＣＬ０〜ＣＬ．−
１中の１本（例えば、ＣＬｏ）が選択されて“Ｈ”レベ
ルに立上がったとする。

ここで、データバス４−１．４−１が電位ＶＣＣ−ＶＴ
Ｉ（但し、■Ｔ１は、データバス４−１．４−１の図示
しないプリチャージトランジスタの閾値電圧）にプリチ
ャージされている場合、データバス４−１．４−１上の
電荷が、ＭＯＳトランジスタ対１７．１７を介してセン
スアンブノード対ＳＡ，３λに流れ込んでくるので、そ
のセンスアンブノード対ＳＡ，　丁Ｘ間の電位差は更に
小さくなる。そのため、データバス４−１．４−１に接
続された、図示しないデータバスアンプが必要とする電
位差を得るまでの時間が必要となる。その必要な時間の
経過後、図示しないデータバスアンプは、データバス４
−１．４−１間の電位差を増幅し、それを読出しデータ
の形で外部へ出力する。

以上は、メモリアレイブロック１−１の続出し動作につ
いて説明したが、本構成例では、ダイナミックＲＡＭの
リフレッシュ間隔（大ＲＥＦ）の、規格を満足させるた
め、メモリアレイブロック１−■と同時刻に、他のメモ
リアレイブロック１−２〜１−４でも同様の動作が行わ
れる。

また、Ｐ型センスアンプ１４がビット線３２・・・・・
・に直結されている例を説明したが、それ以外（センス
アンプノードＳＡ，’］）に接続された場合にも、同様
な動作が行われる。

（発明が解決しようとする課題〉 しかしながら、上記構成のダイナミックＲＡＭでは、次
のような課題があった。

．Ｎ型センスアンプ１６は、ＭＯＳトランジスタ対１５
．Ｕによりビット線対１２．１２と切り離された後、ビ
ット線負荷の影響を受けない小さい時定数となるため、
感知、増幅動作を直ちに行なう。ところが、ＭＯＳトラ
ンジスタ対１５．Ｔ丁によってビット線対１２．１２と
再び接続された時、ビット線容量のためにセンスアンブ
ノードＳＡと丁Ｘの電位差が急速に近くなるので、その
Ｎ型センスアンプ１６のノイズマージン（的確な動作の
ための電位差〉を失う。しかも、全ビット線対１２．Ｔ
７・・・・・・のいずれかの１／２の電荷をＮ型センス
アンプ１６及びノードＮ２を経由してグランド側に放電
しなければならないので、メモ？セルアレイ１０−１〜
１０−４の容量が大きい場合、ビット線容量の増加とノ
ードＮ２のインピーダンス（抵抗成分〉による時定数の
ため、その放電スピードが著しく低下する。

更に、列アドレスデコーダ３から出力される列デコード
選択信号ＣＬｏ〜ＣＬ−１は、その列アドレスデコーダ
３に入力される外部列アドレスの変化に対応して立上が
るため、列デコード選択信号Ｃ　Ｌ　ｏ　■Ｃ　Ｌ　ａ
−　ｔの立上がりが、制御信号Ｔ百の立上がりと同時刻
になるようなワーストケースでは、選択されたセンスア
ンプノードＳＡ，ｎのノイズマージンが更に小さくなる
。そのため、データバス４−１．４−１上で、図示しな
いデータバスアンプが必要とする電位差が得られる時間
が遅くなり、続出しデータの転送、即ちアクセスタイム
が遅くなったり、ノイズマージンが小さくなって誤動作
を起こすという問題があり、技術的に充分満足できるも
のが得られなかった。

本発明は、前記従来技術が持っていた課題として、大容
量のダイナミックＲＡＭにおいてＮ型センスアンプによ
る放電スピードが、ノードＮ２のインピーダンスとビッ
ト線容量の増大のために遅くなり、その結果データバス
へのデータ転送が遅くなる等の点について解決したダイ
ナミックＲＡＭを提洪するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、分割された
複数のメモリアレイブロックと、前記各メモリアレイブ
ロック内にそれぞれ設けられた各ビット線材間に接続さ
れ活性化信号により活性化される複数のセンスアンプと
、前記各メモリアレイブロック内における複数のセンス
アンプノード対と、前記各ビット線対との間にそれぞれ
接続された複数のスイッチ手段とを、備えたダイナミッ
クＲＡＭにおいて、前記ワード線の選択後の所定時刻に
前記スイッチ手段をオフ状態にし、その後、予め決めら
れた前記メモリアレイブロック毎に前記スイッチ手段を
オン状態にする回路構成にしたものである。

第２の発明は、前記第１の発明のダイナミックＲＡＭに
、前記各メモリアレイブロック毎に設けられたデータバ
スと前記各センスアンプノード対との間にそれぞれ接続
され列デコード選択信号によりオン．オフ動作する複数
の他のスイッチ手段を、設けたものである。

（作用〉 第１，第２の発明によれば、以上のようにダイナミック
ＲＡＭを棺成したので、スイッチ手段は、時分割により
順次オン．オフ動作して全ビット線対の例えば１／２の
ビット線の総電荷量を順次放電するように働く。これに
より、ビット線対とセンスアンプ対の間に流れるピーク
電流が抑制されてセンスアンプノード間の電位差が確保
され、かつデータバスへのデータ転送時におけるノイズ
マージンが確保され、データバスへの転送速度が速くな
る。従って、前記課題を解決できるのである。

（実施例〉 第１図は、本発明の実施例を示すダイナミックＲＡＭの
概略の構成図である。

このダイナミックＲＡＭは、ＣＭＯＳ　（相補型ＭＯＳ
トランジスタ）等で構成されるもので、例えば４分割さ
れた４個の同一回路構成のメモリアレイブロック２１−
１〜２１−４を備えている。

各メモリアレイブロック２ｌ−１〜２１−４は、ＭＸＮ
ビットのメモリセルアレイ３０−１〜３〇一４をそれぞ
れ備え、その各メモリセルアレイ３０−１〜３０−４の
２Ｍ本のワード線３１・・・・・・には、行選択用の行
アドレスデコーダ・ワードドライバ２２−１〜２２−４
がそれぞれ接続されると共に、各メモリセルアレイ３０
−１〜３０−４が列選択用の列アドレスデコーダ２３に
接続されている．また、各メモリアレイブロック２１−
１〜２１−４には、相補データバス２４−１．７Ｔ−ｌ
〜２４−４．７τ−４がそれぞれ接続され、その各相補
データバス２４−１．７４−１〜２４−４，一τ−４に
は、図示しない読出し用のデータバスアンプ及び書込み
用の入カバッファ等がそれぞれ接続されている． 各メモリアレイブロック２１−ｌ〜２１−４は同一の回
路構成であるため、その一例としてメモリアレイブロッ
ク２１−１の回路構成例を説明する。

メモリアレイブロック２１−１は、メモリセルアレイ３
０−１を備え、そのメモリセルアレイ３０−１が、２Ｍ
本のワード線３１・・・・・・及びＮ本のビット線３２
．Ｔｆ・・・・・・を有し、そのワード線３ｌ・・・・
・・及びビット線対３２・・・・・・の交差箇所にはメ
モリセル３３・・・・・・が接続されている。各ビット
線対３２．丁フ・・・・・・はＦＯＬＤＥＤ型ビット線
構成をしており、その各ビット線対３２．３２・・・・
・・間には、ノードＮ１上の第１の活性化信号ＡＳ６に
より活性化されるＰ型センスアンプ３４・・・・・・が
それぞれ接続されている。ノードＮ１は、図示しないが
、制御信号によりオン．オフ動作するＭＯＳトランジス
タ等を介して電源電位ＶＣＣに接続されている。各ビッ
ト線対３２，丁フ・・・・・・は、制御信号１−０１に
よりオン．オフ制御される第１のスイッチ手段であるＭ
ＯＳ｝ランジスタ３５，丁丁・・・・・・を介して、セ
ンスアンブノード対ＳＡ．３τ・・・・・・にそれぞれ
接続されている。同様に、他の制御信号Ｔ百フはメモリ
アレイブロック２ｌ−２に、Ｔ百丁は２１−３に、ＴＧ
４は２１−４にそれぞれ接続されている。

メモリアレイブロック２１−１内のセンスアンブノード
対ＳＡ．’ｆｌ・・・・・・間には、ノードＮ２上の第
２の活性化信号『てにより活性化されるＮ型センスアン
プ３６・・・・・・が接続されている。ノードＮ２は、
図示しないが、制御信号によりオン，オフ動作するＭＯ
Ｓトランジスタ等を介してグランド側に接続されている
。各センスアンプノード対ＳＡ，３λ・・・・・・は、
第２のスイッチ手段であるＭＯＳトランジスタ対３７．
Ｔ７・・・・・・を介して、相補的なデータバス２４−
１．２１−１にそれぞれ共通接続されている。各トラン
ジスタ対３７．丁７・・・・・・のゲートは、列アドレ
スデコーダ２３から出力される列デコード選択信号ＣＬ
ｏ〜ＣＬ−１の１本にそれぞれ接続されている。

第４図は、第１図の要部の回路図である。

第４図に示すように、メモリセル３３は、例えば電荷蓄
積用のＭＯＳ容量３３ａと電荷転送用のＭＯＳトランジ
スタ３３ｂからなる１トランジスタ型セルで構成されて
いる。Ｐ型センスアンプ３４は、ビット線丁７と第１の
活性化信号Ａ８６間にドレイン・ソースを接続され、そ
のゲートをビット線３２に接続されたＰチャネル型ＭＯ
Ｓトランジスタ｛以下、Ｐ　ＩＶＩ　Ｏ　Ｓという｝３
４ａと、その第１の活性化信号Ｋ丁でとビット線３２間
にそのドレイン・ソースを、かつそのゲートをビット線
丁フに接続されたｒ’ＭＯｓ３４ｂとで、構成されてい
る。Ｎ型センスアンプ３６は、センスアンプノードＳＡ
と第２の活性化信号丁τ間にドレイン・ソースを、かつ
そのゲートをセンスアンブノードＳＡに接続されたＮチ
ャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
３６ａと、その第２の活性化信号丁τとセンスアンプノ
ードＳＡ間にドレイン・ソースを、かつそのゲートをセ
ンスアンブノードＳＡに接続されたＮＭＯＳ３６ｂとで
、構成されている。

第５図は、第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。

なお、第５図中の３２−１／丁フー１〜３２−４７Ｔ２
″−４は、各メモリアレイブロック２１−１〜２１−４
内のビット線対、ＳＡ−１／’０−１〜ＳＡ−４／ｎ−
４は、メモリアレイブロック２１−１〜２１−４内の各
センスアンプノード対である。

例えば、メモリアレイブロック２１−１を動作させるに
は、行アドレスデコーダ・ワードドライバ２ｔ−ｔの出
力によってワード線３１・・・・・・中の１本を“Ｈｌ
ｌレベルに立上げる。なお、他のメモリアレイブロック
２ｌ−２〜２１−４も、ダイナミックＲＡＭのリフレッ
シュ（大ＲＥＦ）規格を満足させるため、以下同様に動
作していると仮定する。

ワード線３１・・・・・・中の１本が“Ｈｐ＋レベルに
立上がると、それに接続されたメモリセル３３・・・・
・・において、第４図のＮＭＯＳ３３ｂがオン状態とな
ってＭＯＳ容量３３ａの蓄積電荷により、記憶情報が一
方のビット線３２へ微小電位の変化として伝達される。

他方のビット線丁フは、初期状態のＶＣＣ／２　（但し
、ＶＣＣはメモリアレイブロック２ｌ−１〜２１−４内
の電源電位）を維持する。ビット線３２は、メモリセル
情報“Ｏ　ＩＴまたは“゜１′゜により、電位ＶＣＣ／
２よりも僅かに低いか、高いかの状態となる。

そして、Ｐ型センスアンプ３４及びＮ型センスアンプ３
６を活性化させるために、そのＰ型センスアンプ３４及
びＮ型センスアンプ３６にそれぞれ共通接続されたノー
ドＮｌ，Ｎ２上の活性化信号ＡＳ６及び百一を、第５図
に示すように電位■ＣＣ／２からＶＣＣレベルへ、及び
ＶＣＣ／２レベルから“ＬＴ１レベル（＝ＯＶ＞へ、そ
れぞれ変化させる。

この時、各メモリアレイブロック２１−１〜２１−４に
それぞれ接続された制御信号１−Ｇｌ〜Ｔ否τは、ＶＣ
Ｃ十ＶＴ＋α（ＶＴはＭＯＳトランジスタ対３５．丁写
の閾値電圧、α≧０〉のブーストレベルであり、ビット
線３２−１とセンスアンプノードＳＡ−Ｌ及びビット線
Ｔ２″−１とセンスアンプノード丁λ−１がそれぞれ完
全導通状態のため、Ｐ型センスアンプ３４及びＮ型セン
スアンブ３６がビット線対３２−１．３２−１の感知、
増幅動作を行なう。

ここで、直ちに制御信号ＩＧＩ〜ｒＧ４をＯＶに下げて
ＭＯＳトランジスタ対３５．３５−；・・・をオフ状態
にし、ビット線３２−１とセンスアンプノードＳＡ−１
、及びビット線３２−１とセンスアンプノード『λ−１
をそれぞれカットオフする。

ビット線３２−１あるいは丁丁一ｉの一方の電位は、Ｐ
型センスアンブ３６によってＶＣＣレベルに向かって上
昇し、他方のビット線電位はほぼＶＣＣ／２レベルにと
どまる。更に、ＭＯＳトランジスタ対３５，丁５．３７
．３７のオフ状態によって閉込められたセンスアンプノ
ードＳＡ−１またはＳＡ−１の一方は、Ｎ型センスアン
プ３６によって、急速にＯＶとなり、他方はほぼＶＣＣ
／２レベルにとどまる。

その後、制御信号ＴＧゴ゜〜ＴＧ４の内の１つ、例えば
７を再びＶＣＣ＋ＶＴ＋αのブーストレベルにセットし
、ＭＯＳトランジスタ対３５，丁丁をオン状態にしてビ
ット線３２−１とセンスアンプノードＳＡ−　Ｌビット
線丁２−１とセンスアンプノードＳＡ−１をそれぞれ導
通状態とする。

センスアンプノードＳＡ−１と丁頁−１の一方のＯＶで
あったノードは、ビット線上の電荷によりその電位が上
昇する。しかし、制御信号−ＩＧ↓のみが導通状態とな
ったので、ノードＮ２上の活性化信号Ｓ６の電位の上昇
は、従来のようなメモリアレイブロック２１−１〜２１
−４における全ビット線対３２−１．丁２−１〜３２−
４，Ｔ丁一４・・・・・・の１／２の電荷量が放電する
時に比べ、総電荷量が１／４であるので、活性化信号丁
τの電位上昇を極端に小さく抑えられる。そのため、第
５図に示すように、制御信号ＴでＴがブーストレベルに
セットされるのと同時刻に、例えば列アドレスデコーダ
２３から出力される列デコード選択信号ＣＬｏ〜ＣＬ．
ｆｉ−１中のｌ本が選択されて立上がったとすると、デ
ータバス２４−１．２１−１上の電荷がＭＯＳトランジ
スタ対３７．７Ｔを介してセンスアンプノードＳＡ−１
，ＳＡ−１に流れ込んでくるので、そのセンスアンプノ
ード対ＳＡ−１，ｆｌ−１の電位差が小さくなる。とこ
ろが、活性化信号丁τの電位上昇が従来に比べて小さい
ので、センスアンプノード対ＳＡ−１．３λ−１のレベ
ル差は充分大きい。従って、データバス２４−１．７Ｔ
−１．に接続された、図示しないデータバスアンプの必
要とする電位差を得るまでの時間は、従来に比べて著し
く速くなる。

ここで、列デコード選択信号ＣＬｏは、他のメモリアレ
イブロック２１−２〜２１−４にも接続されている。こ
の列デコード選択信号ＣＬｏが選択されて“Ｈ”レベル
に立上がった時、メモリアレイブロック２■−１では制
御信号゛「Ｇゴーがブーストレベルにセットされるのと
同時刻であった。

ところが、他のメモリアレイブロック２１−２〜２１−
４に供給される制御信号ＴＨフ〜ｍよ、第５図のように
末だＯｖのままである。そのため、列デコード選択信号
ＣＬｏにより、メモリアレイブロック２１−２〜２１−
４内において、データバス２４−２．２１−２はセンス
アンプノードＳＡ−２，丁Ａ−２と、２４−３．２４−
３はＳＡ，−３，丁Ａ−３と、及び２４−４．７τ−４
はＳＡ−４．３λ−４と、それぞれ接続されて、それら
のデータバス２４−２．７τ−２〜２４−４，丁τ−４
への読出しデータの転送が行われ、それによって図示し
ないデータバスアンプの必要とする電位差を確保でき、
的確なデータの読出しが行なえる。

制御信号丁Ｇｌをブーストレベルに復帰させた後、他の
制御信号１−Ｇ２．−１−Ｇ３及び１−０４を順次、所
定の時間差を取りつつブーストレベルに復帰させること
により、ノードＮ２上の信号丁での電位上昇を抑えつつ
、全ビット線対の放電を完了す，ることができる。この
際、続出しデータの転送は、制御信号ｒ〜τｍの時間的
ずれにかかわらず、各データバス２４−１．フＴ−１〜
２４−４．２４−４と各Ｎ型センスアンプ３６・・・・
・・との間で行われるので、データバス２４−１．　’
ｌｌ”ｌ！”＝１〜２４−４，丁τ−４毎の転送速度を
ほぼ同一にすることができる。

第６図は、本発明の他の実施例を示すダイナミックＲＡ
Ｍの概略の構成図であり、第１図中の要素と同一の要素
には同一の符号が付されている。

この実施例のダイナミックＲＡＭが第１図のものと相違
する点は、次の通りである。

メモリアレイブロック２１−１内のビット線対３２．丁
フ・・・・・・とセンスアンプノード対ＳＡ．３Ｘ・・
・・・・との間のＭＯＳ｝ランジスタ対３５．丁▼・・
・・・・の各ゲートに与える信号を、そのメモリアレイ
ブロック２１−１内の半分のＭＯＳトランジスタ対３５
，丁▼・・・・・・の各ゲートに対して制御信号Ｔ百丁
を接続すると共に、残り半分のＭＯＳトランジスタ対３
５，丁丁・・・・・・の各ゲートに制御信号ｍに接続し
ている。同様に、他のメモリアレイブロック２１−２〜
２１−４に対しても、ブロック２１−３はメモリアレイ
ブロック２１−１と同様に制御信号Ｔ百Ｔ．Ｔ否Ｉを、
メモリアレイブロック２１−２．２１−４は制御信号Ｔ
否フ，了百丁をそれぞれ入力している。

このような回路構成にした場合、第５図とほぼ同様の動
作波形が得られる。その上、同一のメモリアレイブロッ
ク２１−１〜２１−４内のビット線対３２−１．丁フー
１〜３２−４．丁フー４の放電が、制御信号ＴＧＩ−Ｔ
Ｇ４のうちの２つで行なえるので、各メモリアレイブロ
ック２１−１〜２１−４内のノードＮ２のインピーダン
スによってその各メモリアレイブロック２１−１〜２１
一４内の放電が遅延の主原因となるような場合、電荷量
を第１図の実雅例の場合の１／２とできるので、更に高
速な放電、即ち高速アクセスが可能となる。

なお、本発明は図示の実施例に限定されず、例えばメモ
リセル３３を他のトランジスタ構成にしたり、Ｐ型セン
スアンプ３４とＮ型センスアンプ３６とを相互に置き換
えたり、Ｐ型センスアンプ３４とＮ型センスアンプ３６
を同一のセンスアンブノードＳＡ，ＳＡに接続したり、
ＭＯＳトランジスタ対３５，丁７．３７．丁７を他のト
ランジスタで構成してもよい。さらに、メモリアレイプ
ロック２ｌ−１〜２１−４を他の分割数にしてそれに応
じて制御信号１−Ｇｌ〜Ｔ百Ｔの数を変えたり、その制
御信号−ＩＧ１〜１゛Ｇ４に対する各メモリアレイブロ
ック２■−１〜２ｌ−４への入力を、第６図以外の組合
わせにする等、種々の変形が可能である。

（発明の効果〉 以上詳細に説明したように、第１．第２の発明によれば
、例えば次のような効果が期待できる。

（ａ）　　全ビット線対の例えば１／２のビット線対の
総電荷量を制御信号の逐次パルスにより、順次放電でき
るので、ビット線対とセンスアンブノード対の間に流れ
るピーク電流が抑えられ、その結果、データバスへのデ
ータ転送速度が速くなる。

（ｂ）　　データ転送は、順次供給される制御信号の動
作にかかわらず、各データバスと他のセンスアンプ間で
行なえるので、各データバス毎のデータ転送速度をほぼ
同一にすることができる。

従って、データ転送速度、即ちアクセスタイムが速く、
その上ノイズマージンが大きく、的確なアクセスが行な
えるダイナミックＲＡＭを提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すダイナミックＲＡＭの概
略の構戒図、第２図は従来のダイナミックＲＡＭの概略
の構戒図、第３図は第２図の動作波形図、第４図は第１
図の要部の回路図、第５図は第１図の動作波形図、第６
図は本発明の他の実施例を示すダイナミックＲＡＭの概
略の構戒図である。 ２１−１〜２１−４・・・・・・メモリアレイプロック
、２２−１〜２２−４・・・・・・行アドレスデコーダ
・ワードドライバ、２３・・・・・・列アドレスデコー
ダ、２４−１，丁４−１〜２４−４．丁τ−４・・・・
・・データバス、３０−１〜３０−４・・・・・・メモ
リセルアレイ、３１・・・・・・ワード線、３２．丁７
．３２−１．丁フー１〜３２−４．７フー４・・・・・
・ビット線対、３３・・・・・・メモリセル、３４・・
・・・・Ｐ型センスアンプ、３５，丁丁，３７，丁▼・
・・・・・ＭＯＳトランジスタ対、３６・・・・・・Ｎ
型センスアンプ、Ｎｌ．Ｎ２・・・・・・ノード、ＳＡ
，丁λ，ＳＡ−１．丁’Ｋ−１〜ＳＡ−４．’ｆｌ−４
・・・・・・センスアンブノード対、λ百τ．ττ・・
・・・・第１、第２の活性化信号、１−Ｇｌ〜Ｔ否τ・
・・・・・制御信号。

Claims (1)

1. 【特許請求の範囲】 １、分割された複数のメモリアレイブロックと、前記各
   メモリアレイブロック内に設けられ、複数のビット線対
   及びワード線にそれぞれ接続された複数のメモリセルと
   、 前記各ビット線材間にそれぞれ接続され、活性化信号に
   より活性化される複数のセンスアンプと、前記各メモリ
   アレイブロック内に設けられた複数のセンスアンプノー
   ド対と、前記各ビット線対との間にそれぞれ接続された
   複数のスイッチ手段とを、 備えたダイナミックＲＡＭにおいて、 前記ワード線の選択後の所定時刻に前記スイッチ手段を
   オフ状態にした後、予め決められた前記メモリアレイブ
   ロック毎に前記スイッチ手段をオン状態にする回路構成
   にしたことを特徴とするダイナミックＲＡＭ。 ２、請求項１記載のダイナミックＲＡＭにおいて、前記
   各メモリアレイブロック毎に設けられたデータバスと前
   記各センスアンプノード対との間にそれぞれ接続され、
   列デコード選択信号によりオン、オフ動作する複数の他
   のスイッチ手段を、備えたダイナミックＲＡＭ。