JPH03191642A - Ｐｌｌ型変調回路 - Google Patents
Ｐｌｌ型変調回路Info
- Publication number
- JPH03191642A JPH03191642A JP33236289A JP33236289A JPH03191642A JP H03191642 A JPH03191642 A JP H03191642A JP 33236289 A JP33236289 A JP 33236289A JP 33236289 A JP33236289 A JP 33236289A JP H03191642 A JPH03191642 A JP H03191642A
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- JP
- Japan
- Prior art keywords
- time
- pll
- loop filter
- time constant
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013016 damping Methods 0.000 claims abstract description 15
- 230000035945 sensitivity Effects 0.000 abstract description 4
- 239000002131 composite material Substances 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 abstract 1
- 108010074864 Factor XI Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、自動車電話などの移動無線装置などに適用
して好適なＰＬＬ型変調回路に関する。
して好適なＰＬＬ型変調回路に関する。
［従来の技術］
自動車電話などの移動無線通信装置などでは、ディジタ
ル無線通信方式が採られている。
ル無線通信方式が採られている。
このような移動無線装置では、データの変調は第５図に
示すようなＰＬＬ型変調回路１０が使用されているもの
がある。
示すようなＰＬＬ型変調回路１０が使用されているもの
がある。
同図において、１２は可変周波数発振ＩＩ （ＶＣＯ）
、１５はプログラマプルカウンタ（プログラマブルディ
バイダ）、１６は基準４８号との位相比較器、２０はル
ープフィルタである。
、１５はプログラマプルカウンタ（プログラマブルディ
バイダ）、１６は基準４８号との位相比較器、２０はル
ープフィルタである。
プログラマプルカウンタ１５は使用する無線のチャネル
を選択するとき、そのカウンタ値が変更される。
を選択するとき、そのカウンタ値が変更される。
ＶＣＯ１２にはループフィルタ２０の出力が供給されて
いるため、プログラマプルカウンタ１５によって決まる
周波数にロックきれる。このＶＣ０１２に変調すべきデ
ータが入力され、このデータでＶＣＯ１２の周波数が変
調される。
いるため、プログラマプルカウンタ１５によって決まる
周波数にロックきれる。このＶＣ０１２に変調すべきデ
ータが入力され、このデータでＶＣＯ１２の周波数が変
調される。
［発明が解決しようとする課題】
ところで、チャネル切り換え時と、データ変調時とでは
、このＰＬＬに要求される特性は相反する。
、このＰＬＬに要求される特性は相反する。
すなわち、チャネル切り換え時はロックアツプタイムを
短かくして、素早く新たに設定したチャネルの周波数で
ロックする必要がある。
短かくして、素早く新たに設定したチャネルの周波数で
ロックする必要がある。
これに対して、データ変調時においても、このようにロ
ックアツプタイムを速くすると、変調データとして特に
、「１」または「Ｏ」が連続したようなときは、変調波
形が歪んでしまう。
ックアツプタイムを速くすると、変調データとして特に
、「１」または「Ｏ」が連続したようなときは、変調波
形が歪んでしまう。
そこで、この発明ではこのような課題を解決したもので
あって、チャネル切り換え時とデータ変調時とではＰＬ
Ｌ特性（ダンピングファクタ）を適当な値に変更するよ
うにしたものである。
あって、チャネル切り換え時とデータ変調時とではＰＬ
Ｌ特性（ダンピングファクタ）を適当な値に変更するよ
うにしたものである。
［課題を解決するための手段］
上述の課題を解決するため、この発明においては、可変
周波数発振器と、プログラマプルカウンタと、位相比較
器と、ループフィルタとで構成され、上記可変周波数発
振器に直接変調用のデータを入力するようにしたＰＬＬ
型変調回路において、上記ループフィルタに時定数切換
回路が設けられ、 上記プログラマプルカウンタのカウンタ値を換えてチャ
ネルを設定するときと、定常のデータ変調時とで、上記
ループフィルタのダンピングファクタを変更するように
したものである。
周波数発振器と、プログラマプルカウンタと、位相比較
器と、ループフィルタとで構成され、上記可変周波数発
振器に直接変調用のデータを入力するようにしたＰＬＬ
型変調回路において、上記ループフィルタに時定数切換
回路が設けられ、 上記プログラマプルカウンタのカウンタ値を換えてチャ
ネルを設定するときと、定常のデータ変調時とで、上記
ループフィルタのダンピングファクタを変更するように
したものである。
〔作 用］
チャネル切り換え時は制御トランジスタＱがオンして、
抵抗器２６がシャントされ、そのときのループフィルタ
２０の時定数によってＰＬＬのダンピングファクタξが
０，８〜１．０程度、就中０．９５程度に選定される。
抵抗器２６がシャントされ、そのときのループフィルタ
２０の時定数によってＰＬＬのダンピングファクタξが
０，８〜１．０程度、就中０．９５程度に選定される。
そうすると、そのときのロックアツプタイムは１２勤ｓ
ｅｃ程度となり、素早くロックアツプが行なわれる。
ｅｃ程度となり、素早くロックアツプが行なわれる。
これに対して、データ変調時は、制御トランジスタＱが
オフ状態となり、そのときのループフィルタ２０の時定
数によって決まるＰＬＬのダンピングファクタξは０．
３〜０．５程度、就中０゜４程度に選定される。
オフ状態となり、そのときのループフィルタ２０の時定
数によって決まるＰＬＬのダンピングファクタξは０．
３〜０．５程度、就中０゜４程度に選定される。
そうすると、そのときのロックアツプタイムは２１ ｍ
５ｅｃ程度になって、チャネル切り換え時よりもＰＬＬ
０ロツクアツプタイムを遅くで伊る。したがって、どの
ようなデータ入力があっても変調出力が歪むようなこと
はない。
５ｅｃ程度になって、チャネル切り換え時よりもＰＬＬ
０ロツクアツプタイムを遅くで伊る。したがって、どの
ようなデータ入力があっても変調出力が歪むようなこと
はない。
［実 施 例］
続いて、この発明に係るＰＬＬ型変調回路の一例を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第１図は、このＰＬＬ型変調回路１０の一例である。第
５図と同一の部分の説明は省略する。
５図と同一の部分の説明は省略する。
同図において、ループフィルタ２０は抵抗Ｍ２２．２４
．２６とコンチング２８とを有するラグリードフィルタ
として構成され、抵抗器２４と２６の接続中点ｐに時定
数切換回路３０が接続される。
．２６とコンチング２８とを有するラグリードフィルタ
として構成され、抵抗器２４と２６の接続中点ｐに時定
数切換回路３０が接続される。
時定数切換回路３０は制御トランジスタＱを有し、これ
が接続中点ｐに接続されると共に、そのベース端子３２
に時定数切換信号が供給される。
が接続中点ｐに接続されると共に、そのベース端子３２
に時定数切換信号が供給される。
ここで、プログラマプルカウンタ１５に供給きれるチャ
ネル設定データと時定数切換信号との関係は第２図に示
す通りである。チャネル設定データが供給きれてから所
定のロックアツプタイムを経過した後、時定数切換信号
と変調データが夫々供給される（同図Ａ−Ｄ）。
ネル設定データと時定数切換信号との関係は第２図に示
す通りである。チャネル設定データが供給きれてから所
定のロックアツプタイムを経過した後、時定数切換信号
と変調データが夫々供給される（同図Ａ−Ｄ）。
きて、チャネル設定データが供給されるときには、制御
トランジスタＱがオンに制ａｌｌされるの１、抵抗Ｎ２
６の両端がシャントされる。このときのループフィルタ
２０の時定数によってＶＣＯ１２の出力が安定するまで
の時間、すなわちロックアツプタイムは、諸種の実験に
より１０〜１２鳳Ｓｅｅ程度が好ましいことが判明した
。
トランジスタＱがオンに制ａｌｌされるの１、抵抗Ｎ２
６の両端がシャントされる。このときのループフィルタ
２０の時定数によってＶＣＯ１２の出力が安定するまで
の時間、すなわちロックアツプタイムは、諸種の実験に
より１０〜１２鳳Ｓｅｅ程度が好ましいことが判明した
。
そして、この程度のロックアツプタイムのときのループ
フィルタ２０におけるダンピングファクタξは、０．８
〜１．０程度に相当し、臨界制振に近い応答を示す。ダ
ンピングファクタξを、０゜９５としたときの応答特性
を第３図に示す。
フィルタ２０におけるダンピングファクタξは、０．８
〜１．０程度に相当し、臨界制振に近い応答を示す。ダ
ンピングファクタξを、０゜９５としたときの応答特性
を第３図に示す。
また、チャネルの設定が終了し、データ変調モードにな
ると、制御トランジスタＱがオフして抵抗８２６が復帰
する。このときのループフィルタ２０の時定数によって
ＶＣＯｌ２の出力が安定するまでのロックアツプタイム
は、諸種の実験により２０〜３０■ｓｅｃ程度が好まし
いことが判明した。
ると、制御トランジスタＱがオフして抵抗８２６が復帰
する。このときのループフィルタ２０の時定数によって
ＶＣＯｌ２の出力が安定するまでのロックアツプタイム
は、諸種の実験により２０〜３０■ｓｅｃ程度が好まし
いことが判明した。
そして、この程度のロックアツプタイムのときのループ
フィルタ２０におけるダンピングファクタξは、０．３
〜０．５程度に相当する。
フィルタ２０におけるダンピングファクタξは、０．３
〜０．５程度に相当する。
ダンピングファクタξを、０．４としたときの応答特性
を第４図に示す。ξ＝０．４のとき、ロックアツプタイ
ムは約２１５ｓｅｃとなった。
を第４図に示す。ξ＝０．４のとき、ロックアツプタイ
ムは約２１５ｓｅｃとなった。
このように、チャネル設定時はダンピングファクタξを
０．８〜１．０、就中０．９５程度とすることによって
、ＰＬＬの素早いロックが可能になり、またデータ変調
時は、ダンピングファクタξを０．３〜０．５、就中０
．４程度に選定することによって、データを歪みなく変
調できることが確認された。
０．８〜１．０、就中０．９５程度とすることによって
、ＰＬＬの素早いロックが可能になり、またデータ変調
時は、ダンピングファクタξを０．３〜０．５、就中０
．４程度に選定することによって、データを歪みなく変
調できることが確認された。
上述したダンピングファクタξは以下のようにして求め
ることができる。
ることができる。
ここに、ループフィルタ２０を構成する抵抗器２２の抵
抗値をＲａ、抵抗Ｎ２４と２６の合成抵抗値をＲｂ、コ
ンデンサ２８の容量をＣとする。
抗値をＲａ、抵抗Ｎ２４と２６の合成抵抗値をＲｂ、コ
ンデンサ２８の容量をＣとする。
発振周波数Ｆ ｏｓｃとして２２５ＭＨｚ、制御できる
最小ステップ周波数Ｆｓｔｅｐを０．１ＭＨｚとする。
最小ステップ周波数Ｆｓｔｅｐを０．１ＭＨｚとする。
そうすると、プログラマプルカウンタ１５の分割比Ｎｄ
１ｖは、 Ｎｄ１ｖ＝ Ｆｏｓｃ／ Ｆｓｔｅｐ＝ ２２５０そし
て、ＶＣＯｌ ２の感度Ｓｍを、 Ｓｍ＝２．６ＭＨｚ／Ｖ これをラジアンに変更したときの感度には、ｋ＝２π・
Ｓｍ／１ ＝ ２ ｒｔ ・２ 、６ｒａｄ／ｓｅｅ 番Ｖとなる
。
１ｖは、 Ｎｄ１ｖ＝ Ｆｏｓｃ／ Ｆｓｔｅｐ＝ ２２５０そし
て、ＶＣＯｌ ２の感度Ｓｍを、 Ｓｍ＝２．６ＭＨｚ／Ｖ これをラジアンに変更したときの感度には、ｋ＝２π・
Ｓｍ／１ ＝ ２ ｒｔ ・２ 、６ｒａｄ／ｓｅｅ 番Ｖとなる
。
位相比較器１６の感度Ａが、
Ａ＝５／２ ・２ｎ Ｖ／ｒａｄ
とすれば、ＰＬＬの固有周波数ωｎは、ωｎ＝
ａ＋ ＋ｖ ｒａｄ／ｓｅｅとなって、結局ダ
ンピングファクタξは、ξ＝ （Ｎｄｉｖ／ＡＫ＋ＣＲ
ｂ） Ｘ ωｎで求められる。
ａ＋ ＋ｖ ｒａｄ／ｓｅｅとなって、結局ダ
ンピングファクタξは、ξ＝ （Ｎｄｉｖ／ＡＫ＋ＣＲ
ｂ） Ｘ ωｎで求められる。
［発明の効果１
以上説明したように、この発明によれば、チャネル設定
時はＰＬＬのロックアツプタイムを素早くでき、またデ
ータ変調時はデータを歪みなく変調できる特徴を有する
。
時はＰＬＬのロックアツプタイムを素早くでき、またデ
ータ変調時はデータを歪みなく変調できる特徴を有する
。
したがって、この発明は上述したようにディジタル無線
通信装置などに適用して極めて好適であ
通信装置などに適用して極めて好適であ
第１図は実施例の構成図、第２図はチャネル設定データ
と時定数切り換え信号との関係を示す図、第３図はチャ
ネル切り換え時のレスポンスを示す図、第４図はデータ
変調時のレスポンスを示す図、第５図は従来例の構成図
である。 ＩＯ・・・ＰＬＬ型変調回路 １２・・・可変周波数発振器 １５・・・プログラマプルカウンタ １６・・・位相比較器 ２０ ・ ・ ・ループフィルタ ３０ ・ ・時定数切換回路
と時定数切り換え信号との関係を示す図、第３図はチャ
ネル切り換え時のレスポンスを示す図、第４図はデータ
変調時のレスポンスを示す図、第５図は従来例の構成図
である。 ＩＯ・・・ＰＬＬ型変調回路 １２・・・可変周波数発振器 １５・・・プログラマプルカウンタ １６・・・位相比較器 ２０ ・ ・ ・ループフィルタ ３０ ・ ・時定数切換回路
Claims (1)
- （１）可変周波数発振器と、プログラマプルカウンタと
、位相比較器と、ループフィルタとで構成され、上記可
変周波数発振器に直接変調用のデータを入力するように
したＰＬＬ型変調回路において、 上記ループフィルタに時定数切換回路が設けられ、 上記プログラマプルカウンタのカウンタ値を換えてチャ
ネルを設定するときと、定常のデータ変調時とで、上記
ループフィルタのダンピングファクタを変更するように
したことを特徴とするＰＬＬ型変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236289A JPH03191642A (ja) | 1989-12-20 | 1989-12-20 | Ｐｌｌ型変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236289A JPH03191642A (ja) | 1989-12-20 | 1989-12-20 | Ｐｌｌ型変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191642A true JPH03191642A (ja) | 1991-08-21 |
Family
ID=18254110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33236289A Pending JPH03191642A (ja) | 1989-12-20 | 1989-12-20 | Ｐｌｌ型変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534823A (en) * | 1994-02-28 | 1996-07-09 | Nec Corporation | Phase locked loop (PLL) circuit having variable loop filter for shortened locking time |
-
1989
- 1989-12-20 JP JP33236289A patent/JPH03191642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534823A (en) * | 1994-02-28 | 1996-07-09 | Nec Corporation | Phase locked loop (PLL) circuit having variable loop filter for shortened locking time |
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