JPH0319050A - マイクロコンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はマイクロコンピュータ・システム、詳細にいえ
ば８２３８５などのキャッシュ制御装置及び少なくとも
８４ＫＢのキャッシュ・メモリを含んでいるキャッシュ
・サブシステムを用いたマイクロコンピュータ・システ
ムに関する。

Ｂ、従来の技術とその課題 マイクロコンピュータ・システムにキャッシュ・サブシ
ステムを使用すると、多くの魅力的な作動上の利点が得
られる。キャッシュ・サブシステムを使用することによ
ってもたらされる利点が、部分的には、キャッシュ・メ
モリの大きさによって左右されるものであるため、キャ
ッシュ・メモリの大きさを増やすことが望まれている。

キャッシュ・サブシステムを用いたマイクロコンピュー
タ舎システムは実際には、デュアル・バスｅマイクロコ
ンピュータである。ＣＰＵ及びキャッシュ・サブシステ
ムは、ＣＰＵローカル・バスと呼ばれるものによって互
いに接続される。ＣＰＵローカル・バスとは別に、他の
装置（入出力装置、追加メモリなど）を接続できるシス
テム・バスがある。

キャッシュ・サブシステムの存在によって、求める情報
がキャッシュ拳サブシステムでも見つかる限り、システ
ム・バスは読取りアクセスから開放される。必ずしもす
べての希望する情報がキャッシュ・サブシステムで見つ
かるわけではなく、また書込み操作が通常キャッシュ・
サブシステム及びメモリの両方に対して行なわれるもの
であるため、システム・バスとＣＰＵローカル・バスの
間に何らかの接続がなければならないことはもちろんで
ある。

所与のＣＰＵからの高速なアクセス時間をサポートする
ためにメモリ装置からのデータをキャッシュに入れてお
くことは新しい考えではない。第１及び第２レベルのキ
ャッシュを含んでいる多くのシステムが開発され、市販
されている。

ＣＰＵのクロック速度が増加しており、ひいては最小サ
イクル時間が減少しているので、パーソナル・コンピュ
ータのパフォーマンスを最大限とスルタめにパーソナル
・コンピュータ用のキャッシュが開発されてきている。

多くの会社（インテル、日立、ＮＥＣ１東芝など）がキ
ャッシュ制御装置チップ及びサブシステムを開発し、市
販している。はとんどが利用可能なタグＲＡＭの量によ
って制限されており、最大３２ＫＢのキャッシュ・デー
タＲＡＭをサポートできるに過ぎない。

デュアル・バス・マイクロコンピュータの広く使用され
ているクラスの１つとして、８２３８５キヤツシユ制御
装置がある。市販されている８２３８５キヤツシユ制御
装置は最大３２ＫＢのキャッシュ・メモリの処理に制限
されている。このようなマイクロコンピュータにおける
キャッシュ・メモリの容量を３２ＫＢ超に増加させるこ
とが望まれている。８２３８５の仕様及び機能的な記述
は、インテル「マイクロプロセッサ及び周辺装置ハンド
ブック（旧ｃｒｏｐｒｏｃｅｓｓｏｒ　ａｎｄ　Ｐｅｒ
ｉｐｈｅｒａｌＨａｎｄｂｏｏｋ　）　Ｊ及びｒ８２３
８５高性能３２ビットキャー／シュ制御装置（８２３８
５Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ３２−Ｂｉｔ　Ｃ
ａｃｈｅ　　Ｃｏｎｔｒｏｌｌｅｒ）」（１９８７年）
に収められている。また、インテルのｒ８０３８８人門
（Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ｔｈｅ　８０３８
６）　Ｊ及び「８０３８８ハードウエア・リファレンス
・マニュアル（８０３８６Ｈａｒｄｗａｒｅ　　Ｒｅｆ
ｅｒｅｎｃｅ　　Ｍａｎｕａｌ）　　Ｊ　　　（１９８
６年）も参照されたい。

したがって、本発明の主たる目的はキャッシュ・メモリ
が３２ＫＢを超える、８２３８５を用いたデュアル・バ
ス・マイクロコンピュータ・システムを提供することで
ある。他の目的は、サポートされるキャッシュ・メモリ
を増加させる装置を提供することであるが、キャッシュ
制御装置自体ではこのように増加したキャッシュ・メモ
リ容量をサポートできない、。

Ｃ０課題を解決するための手段 以下で説明するように、本発明は８２３８５キヤツシユ
制御装置がサポートできるキャッシュＲＡＭを少なくと
も８４ＫＢまで増加させるためのアーキテクチャまたは
方法、あるいはこれら両方を提供する。このアーキテク
チャは所与の量のキャッシュＲＡＭ！Ｉ：サポートする
ように設計されたあらゆるキャッシュ制御装置にも使用
でき、またこのキャッシュＲＡＭの少な（とも２倍の容
量を提供できる。キャッシュＲＡＭのサイズを増加する
手法は、追加のタグＲＡＭを必要とするものではなく、
最小量の付加的なサポート論理のみを必要とするもので
ある。

８２３８５は内部に４つの構成要素を含んでいる。８２
３８５はマイクロコンビエータのシステム・バスとイン
タフェースする８２３８５０−カル・バス・インタフェ
ース、８０３８８制御パスとインタフェースするプロセ
ッサ・インタフェース、８０３８θのアドレス・バス及
び「スヌープ」バスの両方からの入力を有するキャッシ
ュ・ディレクトリ、ならびにキャッシュ・メモリを実際
に制御するキャッシュ制御部を含んでいる。キャッシュ
・メモリが８２３８５の外部にあるため、キャッシュ・
メモリのサイズを物理的に変更することは、８２３８５
の内部にあり、したがって変更できないキャッシュ・デ
ィレクトリの編成によって禁じられているだけである。

内部のキャッシュ・ディレクトリは１０２４個のタグの
スペースを備えている。３２ＫＢのキャッシュでは、各
タグは３２バイトを表す。データ・バスが３２ビツトで
あるから、単一の主メモリが参照するのは１バイトでは
なく、４バイトである。

アクセスされる４バイトをラインと呼ぶ。したがうて、
各タグは８ラインを表す。キャッシュ・ディレクトリが
キャッシュ制御装置内部にあり、したがって変更できな
いのであるから、本発明によれば、キャッシュ・メモリ
の容量はラインのサイズを増やすことによって増やされ
る。好ましい実施例において、ライン・サイズは４バイ
トから８バイト、すなわち６４ビツトへと２倍にされた
。ライン・サイズを２倍にすることによって、タグは依
然として８ラインを表すが、各ラインは４バイトではな
く８バイトとなる。

タグ・ディレクトリの容量を増やすことができないので
、各タグは３２バイトではなく、６４バイトを表さなけ
ればならない。これはタグの編成におけるアドレス・ラ
インの重みを１ビツトだけシフトすることによって達成
される。

製造業者の資料において、アドレス・バス・ラインはＣ
ＰＵの対応するアドレス出力ピンに接続されるものと記
載されている。アドレス・ラインはキャッジ５制御装置
の対応するアドレス入力ピンに接続され、この態様にお
いて、ＣＰＵのアドレス出力ビンはキャッシュ制御装置
の対応する入力ピンに接続される。本発明では、アドレ
ス・ラインがシフトされているので、正確に説明するた
め異なる命名法を使用する。詳細にいえば、ＣＰＵのア
ドレス出力ビンは接頭辞ｒＡＪを付けて識別し、アドレ
ス・バスの対応するアドレス・ラインには同一の参照文
字を付ける（これが−殻内である）。しかしながら、キ
ャッシュ制御ＨＩＭのアドレス入力ピンにはｒｃｃＪと
いう接頭辞を付けて識別する。システム・バスのアドレ
ス出力ビンはｒＢＡＪという接頭辞を付けて識別し、シ
ステム・バスのデータ・ラインはｒＢＤＪという接頭辞
を付けて識別する。

詳細にいえば、８０３８Ｂからのアドレス・ピンＡ３〜
Ａ３０は８２３８５のアドレス・ピンＣＣＡ２〜ＣＣＡ
２９に接続される（８２３８５のアドレス入力ＣＣＡ３
０は接地され、８０３８Ｂのアドレス出力Ａ３１は８２
３８５の入力ＣＣＡ３１に接続される）。同時に、８４
ＫＢキヤツシエ・メモリのライン・サイズは４バイトか
ら８バイトに増加される。３２ビツトの単一読取りサイ
クル容量を与えた場合（８０３８６／８２３８５マシン
で）、読取りミス毎に余分の読取りサイクルを作成する
必要が生じる。余分の読取りサイクルはシステムに対す
る８０３８８のインタフェースを維持するために必要で
ある。換言すると、８０３８θ及び８２３８５は読取り
ミス・サイクル当たり１つのラインにアクセスするよう
に設計されている。新しいラインが（４バイトではなく
）８バイトであるから、このインタフェースを維持する
には、何らかの変更が必要である。行なわれた変更は（
８２３８５及び８０３８Ｂの両方に透過な）第２の読取
りサイクルを生成し、ラインの第２の４バイトに７クセ
スすることである。第１の読取りサイクルは新しいライ
ン・サイズの半分（４バイト）を抽出するのに対し、第
２の読取りサイクルは新しいライン・サイズの他の４バ
イト（残りの３２ビツト）を抽出する。２つの読取りサ
イクルの一方において、ＣＰＵが供給するアドレスでは
ないアドレスが付加論理によって生成される。詳細にい
えば、（８０３８θからの）アドレス・ラインＡ２は反
転され、キャッシュＲＡＭに記憶されている最初の４バ
イトを取り出すために使用される。その後、（反転され
ていない）ラインＡ２が再度システムに渡され、３２ビ
ツトの第２のグループをアドレスする。第２の読取りサ
イクル中に読み取られたデータは、プロセッサに提示さ
れ、またキャッジ：ＬＲＡ　Ｍにも記憶される。

第２のサイクルは代替アドレス・ストローブ信号（／Ｍ
ＩＳＳ１）を発生することによって生成される。／ＭＩ
ＳＳ１はシステム・バス・インタフェース装置（マイク
ロ・チャネルまたはその他のシステム・バス）及びロー
カル・バス・インタフェースによって、代替／ＢＡＤＳ
信号（８２３８５アドレス・ストローブ）として使用さ
れる。

第２のサイクルはシステムに対するパイプライン式プロ
セッサ・サイクルと同様である。したがって、／ＢＡＤ
Ｓまたは／ＭＩＳＳＩはいずれもバス・サイクルを開始
できる。第２の読取リサイクルを生成する代わりとして
、メモリ装置に対するデータ・インタフェースを３２ビ
ツトから６４ビツトに増やすことができる。しかしなが
ら、適切なデータを８０３８８にゲートするために余分
のクロス・オーバ・バッファが必要であるから、この代
替策は高速ＤＲＡＭ及びＳＲＡＭを必要とすることにな
る。これは８２３８５キヤツシユ・インタフェースに比
べ、性能を大幅に改善する。

さらに、好ましい実施例によれば、８２３８５及び８０
３８Ｅ３に対するＲＥＡＤＹ信号は、第２の読取りミス
・バス・サイクルの終りまで、活動状態に保持される。

最初の３２ビツト（第１の読取りサイクル）は、ＳＲＡ
ＭＣ８２チツプ選択をパルス駆動することによってキャ
ッシュＲＡＭに記憶される。この信号はＳＲＡＭのチッ
プ選択入力に結合される。このチップ選択入力は、高レ
ベルが活動状態を表す（アクティブ・ハイ）。ＳＲＡＭ
Ｃ８２は通常は活動状態であり、キャッシュの第１の読
取りサイクルの終りまたは読取りミスで不活動状態とな
る。ＩＣＬＫ２クロック・サイクル後に、再度活動状態
となる。

スヌーズ動作に適合するには、スヌーズ・アドレスも１
ビツトシフトしなければならない。これはシステム・バ
ス・アドレス信号ＢＡ３〜ＢＡ２３を８２３８５のスヌ
ーズ・アドレス端子ＳＡ２〜５Ａ２２のそれぞれに接続
することによって実現される。信号ＡＤＲＮＡＢＬＥは
８２３８５のスヌーズ・アドレス信号５Ａ２３に接続さ
れる。ＡＤＲＮＡＢＬＥは１６メガバイト未溝のすべて
のスヌーズ・アドレスに対して低く、また１ｅメガバイ
ト以上のすべてのスヌーズ・アドレスに対して高くなる
。これによって、２４ビツト・アドレス指定または３２
ビツト・アドレス指定が可能なシステム・マスクに対し
てキャッシュ無効化サイクルが適切に機能することが可
能となる。スヌーズ・アドレスとしてＡＤＲＮＡＢＬＥ
を使用することで、最大スヌーズ可能メモリ・スペース
が３２メガバイトに制限される。ＡＤＲＮＡＢＬＥが８
２３８５に対する入力として必要なのは、アドレスのう
ち２４ビツトのみを駆動するシステム・マスタが５Ａ２
４〜ＳＡ３１を駆動せず、スヌーズ可能アドレス・スペ
ースを１ｅメガバイトに制限するからである。８２３８
５のこれらの入力（ＳＡ２４〜ＳＡ３１）は接地される
（あるいは低くなる）。

ＣＰＵのアドレス出力とキャッシュ制御装置のアドレス
入力の間の関係をオフセットする手法を使用して、８２
３８５以外のキャッシュ制御装置に対してサポートされ
るキャッシュ・メモリの容量を増加できることも明らか
であろう。

したがって、−態様において、本発明は以下のものから
なるマルチ自パス・マイクロコンピュータ・システムを
提供する。

ＣＰＵ及びキャッシュ・サブシステムがＣＰＵローカル
・バスによって接続されており、該キャッシュ・サブシ
ステムがキャッシュ制御装置及びキャッシュ・メモリを
含んでおり、システム・バス手段が前記キャッシュ制御
装置をランダム・アクセス・メモリ及び複数個のアドレ
ス可能機能ユニットに接続しており、 前記ＣＰＵがアドレス指定出力を有しており、前記キャ
ッシュ制御装置がアドレス指定入力を有しており、 ＣＰＵアドレス指定出力が前記キャッシュ制御装置の対
応するアドレス指定入力に接続されないように、前記Ｃ
ＰＵアドレス指定出力のいくつかを、前記キャッシュ制
御装置のアドレス指定入力のいくつかに接続する手段が
ある。

前記ＣＰＵの少なくとも１つのアドレス指定出力を、前
記ＣＰＵによって生成されない前記ランダム・アクセス
・メモリに対するアドレス指定入力を生成するためのア
ドレス論理生成手段に接続する手段がある。

本発明の特定の一実施例によれば、ＣＰＵアドレス指定
指定出力−３〜Ａ３０ャッシュ制御装置のアドレス指定
入力Ａ２〜Ａ２９に接続され、ＣＰＵアドレス指定出力
Ａ２はアドレス論理生成手段に接続される。

本発明による特定の一実施例において、８２３８５キヤ
ツシユ制御装置及び本発明にしたがって付加された論理
は８４ＫＢのキャッシュをサポートするシステムを提供
する。

Ｄ、実施例 第８図は本発明を用いることのできる典型的なマイクロ
コンピュータ・システムを示している。

図示のように、マイクロコンピュータ・システム１０は
互いに相互接続される多数の構成要素からなっている。

詳細にいえば、システム装置３０はモニタ２０（周知の
ビデオ表示装置など）に結合され、これを駆動する。シ
ステム・ユニット３０はキーボード４０及びマウス５０
などの入力装置にも結合されている。プリンタ６０など
の出力装置をシステム・ユニット３０へ接続することも
できる。さらに、システム・ユニット３０はディスク駆
動機構７０なＩの１台または複数台のディスク駆動機構
を含んでいてもかまわない。以下で説明するように、シ
ステム・ユニット３０は信号を与えるためのキーボード
４０及びマウス５０などの入力装置、ならびにディスク
駆動機構７０などの入出力装置に応答して、モニタ２０
及びプリンタ８０などの出力装置を駆動する。もちろん
、当分界の技術者には、他の周知の構成要素もシステム
・ユニット３０に、これとの対話のために接続できるこ
とが認識されよう。本発明によれば、マイクロコンピュ
ータ・システム１０は（以下で詳細に説明するように）
キャッシュ・メモリ・サブシステムを含んでおり、プロ
セッサ、キャッシェ制御装置及びキャッシュ・メモリを
相互接続し、バッファを介してシステム・バスに結合さ
れるＣＰＵローカル・バスが存在するようになっている
。

キーボード４０１マウス５０、ディスク駆動機構７０、
モニタ２０及びプリンタ６０などの入出力装置に相互接
続され、かつこれらと対話する。さらに、本発明によれ
ば１．システム・ユニット３０はシステム・バスとその
他の（オプシロンの）入出力装置、メモリなどとの間の
相互接続のためにマイクロチャネル・バスからなる第３
のバスを含んでいることもできる。

第２図は本発明による典型的なマイクロコンピュータ・
システムの各種の構成要素を示す高レベル・ブロック図
である。ＣＰＵローカル・バス２３０（データ、アドレ
ス及び制御用の構成要素からなる）は、マイクロプロセ
ッサ２２５　（８０３８６など）、キャッシェ制御装置
２８０　（８２３８５など）、及びランダム・アクセス
・キャッシュ・メモリ２５６の接続を行なう。ＣＰＵロ
ーカル・バス２３０には、バッファ２４０も結合されて
いる。バッファ２４０自体はシステム・バス２５０に接
続されており、アドレス、データ及び制御用の構成要素
からなっている。システム・バス２５０はバッファ２４
０及びもう１つのバッファ２５３の間を延びている。

システム・バス２５０はバス制御及びタイミング要素２
８６、ならびにＤＭＡ制御装置３２５にも接続されてい
る。アーピトレーシｅン制御バス３４０はバス制御及び
タイミング要素２６５ならびに中央アービトレーシーン
要素３３５を結合している。メモリ３５０もシステム・
バス２５０に接続されている。メモリ３５０はメモリ制
御装置３５１、アドレス・マルチプレクサ３５２及びデ
ータ・バッファ３５３を含んでいる。これらは第２図に
示すように、メモリ要素３６１ないし３６４によって相
互接続されている。

もう１つのバッファ２５４はシステム・バス２５０及び
プレーナ・バス２７０の間に結合されている。プレーナ
・バス２７０はアドレス、データ及び制御用それぞれの
構成要素を含んでいる。プレーナ・バス２７０に沿って
、デイスプレィ・アダプタ２７５（モニタ２０を駆動す
るのに使用される）、クロック２８０１追加のランダム
・アクセス・メモリ２８５、Ｒ８２３２アダプタ２９０
（シリアル入出力動作に使用される）、プリンタ・アダ
プタ２８５（プリンタ６０を駆動するのに使用できる）
、タイマ３００１デイスケツト・アダプタ３０５（ディ
スク駆動機構７０と協働する）、割込み制御装置３１０
及び読取り専用メモリ（ＲＯＭ）３１５などの各種の入
出力アダプタ及びその他の構成要素が接続される。バッ
ファ２５３はシステム・バス２５０と、マイクロチャネ
ル・ソケットで表されるマイクロチャネル・バス３２０
などのオプシロン機構バスとの間のインタフェースを提
供する。メモリ３３１などの装置をバス３２０に結合す
ることもできる。

キャッシュ書込み用のデータはメモリ３５０から得られ
るが、このデータをマイクロチャネル・バスに設置した
メモリなどの他のメモリから得ることもできる。

第３図はインテルの刊行物ｒ８２３８５高性能３２ビ、
ト・キャッシュ制御装置（８２３８５旧ｇｈＰｅｒｆｏ
ｒｍａｎｃｅ　３２−Ｂｉｔ　Ｃａｃｈｅ　Ｃｏｎｔｒ
ｏｌｌｅｒ）　Ｊ　　（１９８７年）から取ったブロッ
ク図である。第３図は８２３８５が内部に４つの構成要
素、すなわちローカル・バス・インタフェース、プロセ
ッサ・インタフェース、キャッシュ制御及びキャッシュ
・ディレクトリを含んでおることを示している。キャッ
シュ・メモリの容量を増加するという本発明の目的に意
義があるのは、キャッシュ・ディレクトリが８２３８５
の内部にあることである。キャッシュ・ディレクトリの
容量を変更することはできない。さらに、同様に重要な
のは、キャッシュ・ディレクトリの内容と、８０３８Ｂ
アドレス・バスからキャッシュ・ディレクトリに印加さ
れる情報との間の変更がないことである。

従来技術はキャッシュを編成し、キャッシュ・メモリと
主メモリの間の関係を選択する多くの手法を明らかにし
ている。−膜内な手法の１つは直接マツピングといわれ
るものであり、他の一般的な手法は２ウェイ−セット−
アソシアティブといわれるものである。８０３８Ｂのア
ドレス・バスは３２ビツト幅であり、したがって８２３
８５はアドレス指定入力ＣＣＡＯ−ＣＣＡ３１を有して
いる。直接マツピング・モードにおいて、キャッシュ・
ディレクトリは１０２４の２６ビツト・レジスタを含ん
でいる。１０２４のレジスタの各々は第４図に示すよう
に分割されている。ビットＯ〜７（８ビツト）はキャッ
シュ制御要素によって作成される。これらはライン有効
ビットであって、キャッシュの各ラインに対応している
。３２ＫＢのキャッシュ（最大許容量）を使用している
８２３８５に対してインテルが推奨しているのは、直接
マツプされたタグ・フィールド・ディレクトリの１つの
項目を、各４バイトの８つのデータ・ラインと関連付け
ることである。ビット８はタグ有効ビットであって、こ
れもキャッシュ制御によって作成される。ビット９〜２
５はアドレス・ビットＡ３１〜Ａ１５に対応しており、
これらは８０３８６アドレス・バスに提供されるものと
して直接記憶される。インテルが推奨しているアーキテ
クチャにおいて、８０３８Ｂからのアドレス指定出力ビ
ットＡ２〜Ａ３１は直接、８２３８５の対応するアドレ
ス入力、すなわちＣＣＡ２〜ＣＣＡ３１に接続される。

しかしながら、以下で説明するように、本発明によれば
、この推奨事項を順守せず、実際には８０３８Ｂのアド
レス出力ビットのいくつかと、８．２３８５のアドレス
・バス入力端子との間には「オフセット」ないしシフト
がある。

アドレス・ビットＡＩ４〜Ａ５はタグＲＡＭディレクト
リをアドレスするのに使用される。当分野の技術者には
、これらの１０ビツトが１０２４のレジスタから１つを
選択するのに充分であることが認識できよう。アドレス
・ビットＡ４〜Ａ２（３ビツト）は８つのラインのうち
１つを選択するのに使用される。

第６図は２ウエイ・セット・アソシアティブ方式のキャ
ッシュ・ディレクトリの編成を示している。この編成に
おいて、１０２４のレジスタは半分に分割され、５１２
の２７ピツト・レジスタをディレクトリＡに、また残り
５１２の２７ビツト・レジスタをディレクトリＢにもた
らす。まず、ディレクトリＡの典型的なレジスタを参照
すると、ビットＯ〜７はこの場合も８つのライン有効ビ
ットであり、キャッシュ制御装置によって作成され、キ
ャッシュ・ディレクトリに記憶される。各ライン有効ビ
ットは４バイトのラインを表す。ビット８はこの場合も
タグ有効ビットであり、ビット９〜２６は８０３８６の
アドレス・ビットＡ３１〜Ａ１４に対応しており、これ
らは直接記憶され、選択されたページを示す。アドレス
・ビットＡ１３〜Ａ５（９ビツト）はディレクトリ中の
５１２のレジスタから１つを選択するのに充分なもので
ある。

ディレクトリＢは同様な態様で編成される。この場合も
、第４図に関して説明した編成と同様に、アドレス・ビ
ットＡ２〜Ａ４（３ビツト）はタグによって表される８
つのラインのうちの１つを選択するのに充分なものであ
る（この場合も、ラインは４バイトである）。さらに、
各タグ対に対し、Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎ
ｔｌｙ　Ｕｓｅｄ）ビットがある０このビットはキャッ
シュ制御装置によってセットまたはリセットされ、次の
入力をディレクトリＡまたはディレクトリＢのいずれに
対して行なうかを示す。

この一定の編成及びキャッシュ・ディレクトリの一定の
容量を与えた場合、ならびに８０３８６アドレス指定出
力、ビット及び主メモリの間の不変の関係を維持する必
要性を与えた場合、本発明の目的は６４ＫＢのキャッシ
ュをサポートするためのアーキテクチャを形成すること
である。直接マツプ・タグ・アーキテクチャの場合、１
０２４のディレクトリ項目の各々は８つのラインを表す
。各ラインが４バイトであるから、当分野の技術者には
このアーキテクチャを使用したキャッシュ・メモリの最
大容量が、どのようにして３２ＫＢになるかが理解でき
よう。２ウエイ・セット・アソシアティブ・アーキテク
チャ（第６図）は同一の結果をもたらす。

本発明によれば、ライン・サイズは４バイトから８バイ
トへ変更されている。第５図は直接マツプ・タグ・フィ
ールドに対する対応したキャッシュ・ディレクトリ編成
を示す。第５図に示すように、ビットＯＮ７はこの場合
も８つのライン有効ビットを表している。これらのビッ
トは、各ラインが４バイトか８バイトかには無関係に、
キャッシュ制御によって書込み及び再書込みされる。ビ
ット８はこの場合もタグ有効ビットである。ラインを選
択するのにビットＡ２〜Ａ４を使用する代わりに、ビッ
トＡ３〜Ａ５を使用して、ラインを選択する。結果とし
て、ビットＡ６〜Ａ１５を使用して、キャッシュ・ディ
レクトリのレジスタをアドレスする（第４図に示した従
来例で、ビ・ノドＡ５〜Ａ１４を使用するのと対照的で
ある）。したかって、ディレクトリは１６ビツトのタグ
・フィールド、ビットＡＩ８〜Ａ３１を含むようになる
。

上記のデータは次いでビット位置０〜２４を占をし、ビ
ット位置２５を空のまま残す。

第７図は、第５図が第４図に対するものであったのと同
様、第６図に対する同様な関係を示している。詳細にい
えば、各タグ・レジスタはこの場合も８つのライン有効
ビットを有しているが、これらの８つのライン有効ビッ
トの各々は４バイトのラインではなく、８バイトのライ
ンを表している。ビットＡ３〜Ａ５は所与の８バイトの
ラインを選択するのに使用される。８番目のビットはこ
の場合もタグ有効ビットである。ビットＡ６〜Ａ１４は
タグ・レジ、スタをアドレスするために使用される（第
６図でピッ）Ａ５〜Ａ１３を使用するのと対照的なもの
である）。したがって、ビットＡ１５〜Ａ３１（Ａ１４
〜Ａ３１ではなく）は直接記憶され、選択されたページ
を示す。

第１図には第２図の一部の詳細なブロック図が示されて
おり、これは関連する信号と、第１図に示されているい
くつかの構成要素の間の相互接続との関係を示している
。詳細にいえば、第１図はＣＰＵ２２５、キャッシュ制
御装置２６０、アドレス・ラッチＡＬ１データ・ラッチ
ＤＬ、バッファ２４０の構成要素（第２図参照）、キャ
ッシュ・メモリ２５５ならびに数種類の付加的な論理構
成要素を示している。これらの付加的な論理構成要素は
ＰＡＬ　　Ｃ１、ＰＡＬ　　Ｃ２，２入力ＡＮＤゲート
のセット０１〜Ｇ７、ＯＲゲート０１及びラッチＤ１を
含んでいる。

第１図は個別論理要素Ｃ１、Ｃ２，０１及びＧ１〜Ｇ７
を示しているが、当分野の技術者には各種の個別要素に
各種の論理機能をパフケージする際に、広い許容度があ
ることが認識されよう。第１図に示した明細は各種の個
別要素に論理機能を、どのようにパッケージするかにつ
いての指示というよりも、説明のためのものである。

第１図のアーキテクチャと、８２３８５の製造業者が推
奨しているものとの間の２つの主たる相違はキャッシュ
・メモリ２５５と、ＣＰＵ２２５の出力とキャッシュ制
御装置２８０との間の関係とにある。詳細にいえば、８
２３８５の製造業者はキャッシュの最大容量が３２ＫＢ
であることを明確にしているが、キャッシュ・メモリ２
５５（すなわち、スタティック・ランダム・アクセス・
メモリーＳＲＡＭ）は３２ＫＢのバンクＡと同様な３２
ＫＢのバンクＢに分割された、少なくとも８４にバイト
の容量を有している。

第１図の一番上に示されているように、ＣＰＵ２２５の
アドレス出力ビットＡ３〜Ａ３１はキャッシュ制御装置
２６０のアドレス指定入力ＣＣＡ２〜ＣＣＡ２９及びＣ
ＣＡ３１に接続されている。詳細にいえば、第１図はビ
ットＡ３〜Ａ３０が端子ＣＣＡ２〜ＣＣＡ、２９に接続
されており、端子Ａ３１が端子ＣＣＡ３１に接続されて
いることを表すことを目的としたものである。第１図に
示すように、端子ＣＣＡ３０は接地されている。アドレ
ス・ビットＡ２はＰＡＬ　　Ｃ２及びラッチＤ１に対す
る入力を形成する。ＰＡＬ　　Ｃ２の出力の１つは信号
ＮＥＷＡ２で、アドレス・ラッチＡＬへ入力され、それ
によりアドレス・ラッチＡＬはビットＢＡ２〜ＢＡ３１
を出力できる。出力ビッ１−ＢＡ３〜ＢＡ３１は入力ビ
ットＡ３〜Ａ３１に完全に対応しており、出力ビットＢ
Ａ２は入力ビットＮＥＷＡ２に対応している。

キャッシュ・ディレクトリとマイクロコンピュータ・シ
ステムのアドレス構造の間の関係がオフセットされてい
るため、スヌープ・バスにも注目しなければならない。

当分野の技術者には、キャッシュの一貫性を維持するた
めに、キャッシュ制御装置２８０がメモリ書込み機能の
可視性を有していなければならないことが認識できよう
。もちろん、制御装置２６０はＣＰＵ２２５のアドレス
指定出力及び制御出力との接続によって、ＣＰＵ２２５
に由来するメモリ書込み機能を認識できる。しかしなが
ら、典型的なマイクロコンピュータ・システムにおいて
は、他の装置がメモリに対する書込みを行なうこともで
き、したがってキャッシュ制御装置！２６０には他の装
置による主メモリへの書込みを監視するスヌーブ機能を
備えている。オフセットされた関係を維持するために、
キャッシュ制御装置１２８０のスヌープ入力端子ＳＡ２
〜５Ａ２２は、第１図に示すようにアドレス・ビットＢ
Ａ３〜ＢＡ２３に接続されている。

前出の図面には明示されていないが、３２ＫＢのキャッ
シュ・メモリ（４バイトの項目として構成されている）
は１３のアドレス指定ビットを必要とする。しかしなが
ら、８４ＫＢのキャッシュ・メモリ２５５は１４のアド
レス指定ビットを必要とする。第１図に示したアドレス
指定情報は、ラッチＤ１　（１２ビツト、八３〜Ａ１４
）の出力によって与えられる。さらに、キャッシュ２５
５のアドレス指定入力ＡＯ（１３番目のビット）はＣ２
のＣＡＣＡ２出力か、ら与えられる。なお、１４番目の
ビットの働きはキャッシュ・イネーブルＡ（ＣＯＥＡま
たはＣＷＥＡ）またはキャッシュ・イネーブルＢ　（Ｃ
ＯＥＢまたはＣＷＥＢ）のいずれかを生成するキャッシ
ュ制御装置によるバンク選択である。

キャッシュ制御装置を用いる典型的なマイクロコンピュ
ータ・システムが４バイトというライン・サイズを採用
している理由の１つは、データ・バスの幅が、３２ビツ
トだからである。データ・バスの幅は、所与のメモリ・
サイクルにおいて、３２ビツトをメモリから取り出すこ
とができ、それゆえキャッシュの読取りミスに応じて、
４バイトすなわちｌラインの更新された情報を所与の読
取リサイクルにおいてキャッシュに書き込めることを意
味する。本発明の場合のように、４バイトから８バイト
へライン・サイズを変更することの結果は、キャッシュ
読取りミスにおける１つのライン全体の更新を維持する
ために、他の変更を行なわなければならないことを示唆
する。本発明の好ましい実施例において、ＰＡＬＣＩ及
びＰＡＬＣ２によって与えられる追加の論理は、第２な
いし隠しメモリ・サイクルをもたらす。ＣＰＵ２２５及
びキャッシュ制御装置２６０はこのメモリ・サイクルを
認識できない。それゆえ、読取りミスは２つのメモリ・
サイクルを発生する。２つのメモリ・サイクルの内の第
１のサイクルにおいて、アドレス出力Ａ２は反転され（
ＮＥＷＡ２）　、３２ビツト・メモリ取出しにおいてア
ドレス・ピッ）Ａ３−Ａ３１とともに使用される。この
メモリ・サイクルのデータは、キャッシュ２５５に記憶
される。その後、出力Ａ２の効果は再度システム（ＮＥ
ＷＡ２）及びキャッシュＲＡＭ２５５に渡される（ビッ
トＡ３〜Ａ３１とともに）。しかしながら、このサイク
ルにおいて、Ａ２の効果はメモリからの３２ビツトの第
２のセットをアドレスするために反転されることはない
。第２のサイクル中に読み取られたデータはプロセッサ
２２５に提示され、これもキャッシュ２５５に記憶され
る。

追加のサイクルが代替アドレス・ストローブ信号（ＭＩ
ＳＳＩ）を」生することによって生成される。ＭＩ　８
８１はシステム・バス・インタフェース装Ｒ（マイクロ
チャネルまたはその他のシステム・バス）及びローカル
・バス・メモリ・インタフェースニヨッテ、代替ＢＡＤ
Ｓ　（８２３８５７ドレス・ストローブ）信号として使
用される。この追加ないし隠しサイクルはシステム・イ
ンクフェースに対するパイプライン式プロセッサ・サイ
クルとみなされ、したがってＢＡＤＳまたはＭＩＳＳＩ
はバス・サイクルを開始できる。

ＭＩＳＳＩは本発明の好ましい実施例にしたがって追加
ないし隠しサイクルを生成するために使用されるが、代
替構成として６４ビツト幅のデータ・バスを用いた場合
は、追加ないし隠しサイクルは不必要となる。すなわち
、単一のメモリ・サイクルは８バイトのラインに対応す
る６４ビツトのデータを取り出すこととなる。６４バイ
トのメモリ・インタフェースを使用することの欠点は、
ＣＰＵ２２５に対して適切なデータをゲートするのに必
要となる余分なりロス・オーバ・バッファのため、より
高速なりＲＡＭ及びＳＲＡＭが必要なことである。

隠しサイクルをＣＰＵ２２５及びキャッシュ制御装置２
６０に対して透過性に維持するために、（システムから
の）ＢＲＥＡＤＹ信号を第２の読取りミス・バス・サイ
クル（ＢＡＤＳによって生成されたサイクル及びＭＩＳ
ＳＩによって生成された追加のサイクルの両方）の終了
まで、活動状態に保持する。第１読取りサイクルで読み
取られた最初の３２ビツトのデータは、ＰＡＬＣ２がら
のＳＲＡＭＣ８２（チップ選択）信号によってキャッシ
ュ２５５に記憶される。この信号はキャッシュ２５５の
チップ選択入力ＣＥ２Ｓ　（アクティブ・ハイ）に結合
される。ＳＲＡＭＣ８２は通常は活動状態であり、キャ
ッシュ記憶可能読取りミスの第１読取りサイクルの終了
時に非活動状態となる。ＩＣＬＫ２クロック・サイクル
後に再度活動状態となる。

信号ＮＥＷＡ２、／ＭＩＳＳＩ、／ＮＥＷＬＡ２、／Ｃ
ＰＵＮＡ、ＳＲＡＭＣ８２、／ＣＡＣＡ２及びＮＡＣＡ
ＣＪ（Ｅを８つの論理式で以下で定義する。

本明細書で使用する記号は以下の意味を有している。

１し号　　　］１改 ／　　　　否定 ：＝　　　登録済み項目１０．に等しい＆ ＋ ＄ に等しい 組合せ項目、 論理積 論理和 排他的論理和（ＸＯＲ） ＮＩＪＡ２　＝　ＣＡ２　＄　　（ＮＣＡ　＆　／ＷＲ ＆ ｌ５ＳＩ ＆　ＳＲＡＭＣ５２） ／ＭＩＳＳＩ：＝ ＭＩＳＳＩ　＆　ＢＵＳＣＹＣ３８５＆　ＣＰＵＨＡ　
＆　／ＢＡＤＳ　＆　／（Ｂｖ／Ｒ）　＆ＣＬＫ　　＆
　　ＮＣＡ ÷ＭＩＳＳＩ　＆　／ＢＵＳＣＹＣ３８５＆　／ＢＡＤ
Ｓ　＆　／（Ｂυ／Ｒ）　＆　ＣＬＫ＆　　ＮＣＡ　＆
　　／ＢＲＥＡＤＹ ◆　／ＭＩＳＳＩ　　＆　　／ＣＬに ◆　／ＭＩＳＳＩ　　＆　　ＢＲＥＡＤＹ／ＮＥＷＬＡ
２　　：＝　　／ＣＡ２　　＆　　ＭＩＳＳＩ　　＆　
　ＣＰＩＩＨＡ　　＆　　ＣＬＫ＋ＭＩＳＳＩ　＆　／
ＢｔｌＳＣＹＣ３８５＆　／ＢＡＤＳ　＆　／（Ｂν／
Ｒ）　＆　ＣＬＫ＆　ＮＣＡ　＆　／ＢＲＥＡＤＹ　＆
　／ＣＡ２◆　／ＮＥＷＬＡ２　＆　／ＭＩＳＳＩ　　
＆　ＣＬＫ−／ＮＥＷＬＡ２　　＆　　ＭＩＳＳＩ　　
＆　　／ＣＰＵＮＡ　　＆　　ＣＬＫ　　＆　　ＢＲＥ
ＡＤＹ／ＮＥＷＬＡ２ ＆ ／ＣＬＫ ＋　　／ＮＥＩＪＬＡ２　　＆　ＭＩＳＳＩ＆ ／ＣＰＤＮＡ ＆ ＣＬに ＆ ＢＵＳＣＹＣ３８５ ／ＣＰＵＮＡ　：＝　／旧ＳＳＩ　＆　ＣＬＫ　＆　Ｃ
ＰＵＮＡ　＆　／ＮＡＣＡＣＩＩＥ＋　／ＭＩＳＳＩ　
＆　ＣＬＫ　＆　ＣＰＵＨＡ　＆　／ＢＲＥＡＤＹ　＆
／ＢＵＳＣＹＣ３８５ ◆　／ＣＰＵＮＡ　＆　　／ＣＬＫ ◆　／ＣＰＵＮＡ　＆　／ＭＩＳＳＩ　　＆　ＣＬＫ◆
　／ＣＰＵＮＡ　＆　ＣＬＫ＆　ＢＲＥＡＤＹ◆／ＣＰ
ＵＨＡ　＆　ＣＬＫ　＆　ＢＵＳＣＹＣ３８５＆　ＨＡ
ＣＡＣＩＩＥＳＲＡＭＣＳ２　　：＝ ＳＲＡＭＣ３２＆　／）ＩＩｓｓＩ　＆　／ＢＲＥＡＤ
Ｙ　＆　／ＢＩＪＳＣＹＣ３８５＆　　ＣＬＫ ＆　　／ＣＰＵＮＡ　　＆　　ＭＩＳＳＩ／ＣＡＣＡ２
　　＝　　／ＮＥＷＬＡ２◆　ＮＥＩＪＬＡ２　　＆　
　／ＭＩＳＳＩ÷　／ＣＡＺ　　＆　　ＭＩＳＳＩ　　
＆　　ＣＰＵＮＡ　　＆　　ＣＬＫ◆　／ＮＥＷＬＡ２
　　＆　　ＭＩＳＳＩ　　＆　ＣＰＵＨＡ　＆　／ＣＬ
Ｋ◆／ＮＥＩＪＬＡ２　＆　ＭＩＳＳＩ　　＆　ＣＰｔ
１ＮＡ　＆　／ＣＡ２／ＮＡＣＡＣＨＥ　　＝　　／Ｃ
ＡＳＧＡＴＥ＋　ＭＩＳＳＩ　　＆　　／ＣＭＤ ◆ＲＥＳＥＴ ただし、／ＣＡＳＧＡＴＥは活動主メモリ・サイクル（
アクティブ・ロー）を示し、／ＣＭＤはシステム・バス
以外のバスの、活動サイクル（アクティブ・ロー）を示
す。なお、「アクティブ・ロー」は低レベルが活動状態
を表すことを意味する。

上記において、 ＢＲＥＡＤＹはバス上のサイクルが完了していることを
示す、システム・バスからの信号（アクティブ・ロー）
である。

ＣＡ２はＣＰＵ２２５のＡ２出力を表す。

ＢＡＤＳはキャッシュ制御袋ｆ１２８０からのインテル
が定義したアドレス・ストローブ（アクティブ・ロー）
である。

ＣＬＫはインテルが定義したクロック信号を表す。

ＲＥＳＥＴはインテルが定義したリセット信号（アクテ
ィブ・ハイ）である。

ＮＣＡは特開平２−１８６４０．特開平２−１８６５７
などにおいて定義したキャッシュ記憶不能アクセスを表
す。

ＢＵＳＣＹＣ３８５は上記公開公報において定義した他
の信号である。

第１表はいくつかのＣＰＵ読取りコマンド、キャッシュ
・ディレクトリで生じる結果、及び特にライン有効バイ
ト、ならびに結果として生じる動作の例である。第１表
の例は、ステップ１の前に、キャッシュ・メモリがフラ
ッシュされ、したがってステップ１の前に、ディレクト
リ全体が無効となっているということを仮定して与えら
れたものである。

第１表 ステップ１はアドレス０で読取りコマンド（Ｒｄ）を実
行するＣＰＵ２５５を示す。結果欄において、第１表は
２つのメモリ取出しが行なわれたことを示している。一
方のメモリ取出しにおいて、ｄｗｏｒｄ　　Ｏ（４バイ
ト）が取り出され、キャッシュに記憶される。その後、
ｄｗｏｒｄ　　４に対するもう一方のメモリ取出しくこ
れも４バイトである）も行なわれ、キャッシュに記憶さ
れる。

キャッシュ・ディレクトリ（第２の欄を参照）はディレ
クトリ・アドレス０に対してセットされたタグ有効ビッ
トを有しており、キャッシュ制御装置によって更新され
た後のライン有効バイトは１１１１１１１０である。

ステップ２はメモリ・アドレス４を読み取るためにＣＰ
Ｕによって実行されるコマンドである。

従来技術の手法によれば、最初のメモリ取出しくステッ
プ１）は４バイト（０〜３）しか取出していないのであ
るから、これはキャッシュ・ミスになる。しかじな、が
ら、本発明によれば、ステップ１の結果として実施され
る２つの読取りメモリ・サイクルがアドレスされたメモ
リ位置の内容をキャッシュ・メモリに供給している。し
たがって、このコマンドはキャッシュ・ヒツトをもたら
し、キャッシュ・ディレクトリに変更は行なわれず、ま
たデータがキャッシュ・メモリからアクセスされるので
、それ以上のデータは主メモリから読み取られない。

ステップ３はアドレス８におけるＣＰＵ読取りを示して
いる。これも２つのメモリ・サイクル、すなわちまずｄ
ｗｏｒｄ　　８（４バイト）を、次いでｄｗｏｒｄ　　
ＣＨ（他の４バイト）をもたらす。

キャッシュ・ディレクトリは第１表のライン有効バイト
欄に示すように更新されたライン有効バイトを有してい
る。

第１図及びＮＥＷＡ２に対する論理式を参照すると、第
１図から、アドレス・ラッチＡＬからのアドレス・バス
（ＢＡ２〜Ｂ５１）出力が、直接ＣＰＵ２２５からのア
ドレス指定ビットＡ３〜Ａ３１、及びＡ２導線上の信号
ＮＥＷＡ２を含んでいることが明らかとなろう。信号Ｎ
ＥＷＡ２はＰＡＬ　　Ｃ２で発生され、最初の論理式が
この信号を定義する。当分野の技術者には、上記の説明
から、信号ＭＩ　ＳＳ　１が隠しメモリ読取りサイクル
中は一方の状態にあり、隠しメモリ読取りサイクル以外
の読取りサイクルにおいて他方の状態にあることか理解
されよう。結果として、項ＣＡ２は一定となりうるが、
信号ＮＥＷＡ２は隠し読取りサイクル中は一方の状態に
なり、他の読取リサイクルにおいて他方の状態となる。

このことは隠しサイクルにおける反転Ａ２ビット、及び
他のメモリ読取リサイクルにおける非反転Ａ２ビットの
両方を提供する。換言すると、Ｃ２によるＮＥＷＡ２の
操作はシステム・アドレス・バス（ＡＬのＢＡ２〜ＢＡ
３１出力）に、ＣＰＵ２２５によって発生されないアド
レスを供給する。特に、隠しサイクル中、ＮＥＷＡ２＝
／Ａ２であり、これはＣＰＵ２２５によって発生されな
いアドレス・ビットである。

上記から明らか、なように、キャッシュ・ミスによって
発生する（及び／ＭＩＳＳＩによって実施される）隠し
読取リサイクルが必要な理由は、新しいライン・サイズ
（８バイト）に適合するのに、データバスの幅が充分な
ものでないからである。

したがって、データ・バスがライン・サイズに適合する
に充分なものであれば、隠しバス・サイクルを省略する
ことができる。

／ＭＩＳＳＩに対する式の最初の２つの項は、「隠し」
サイクルを発生するための条件を示している。高レベル
の／ＮＣＡは指定されたアドレスがキャッシュ記憶可能
であることを示している。

活動状態の／ＢＡＤＳはキャッシュ・ミスまたはキャッ
シュ記憶不能サイクルのいずれかを示す。

しかしながら、ＮＣＡと／ＢＡＤＳの共同活動はキャッ
シュ・ミスに固有のものである。さらに、活動状態の／
　（ＢＷ／Ｒ）は読取りを示す。それゆえ、３つの信号
はまとまって、「隠し」サイクルを生成するための条件
とまったく同様に、キャッシュ読取りミスに固有のもの
である。最初の項は非パイプライン・サイクル（ＣＰＵ
ＮＡ）に対して作用し、第２の項はパイプライン・サイ
クル（ＢＲＥＡＤＹ）に対して作用する。最後の２つの
項は適切な時期に／ＭＩＳＳＩを終了させる働きがある
。

ＣＰＵからの所与の読取りミスでＮＥＷＡ２をトグルさ
せることによって、２つのアドレス、すなわち「隠し」
サイクルのアドレスと、ＣＰＵによって開始された読取
りミスに対するアドレスを生成する（一方のアドレスは
高レベルのＮＥＷＡ２で生成され、もう一方のアドレス
は低レベルのＮＥＷＡ２で生成される）のと同様に、キ
ャッシュ２５５に対するアドレス指定もトグルしなけれ
ばならない。換言すると、キャッシュ読取りミスはキャ
ッシュ書込みをもたらす。ＣＰＵ２２５及びキャッシュ
制御装置２θＯは１サイクルしか認識しないので、これ
らは単一のキャッシュ・アドレスのみを生成する。ＣＰ
ＵからのＡ２アドレス・ビットはキャッシュ２５５のア
ドレス入力に直接達するととはない。むしろ、Ａ２の効
果がＣＡＣＡ２ビットによう、て再生される。しかしな
がら、ＮＥＷＡ２がシステム・バス上のアドレスをトグ
ルするのと同様、このビットもトグルする。ＮＥＷＡＬ
２が生成され、ＣＰＵのＡ２ビットを再生する。ＣＡＣ
Ａ２のトグルはＭＩ　ＳＳ　１の変更状態によって生じ
る。

同様な理由で、ＳＲＡＭＣ８２も生成される。

キャッシュに対する追加のアドレス入力（ＣＰＵによっ
て生成されないもの）を生成する他に、キャッシュ制御
装置によって生成される単一のサイクルから、キャッジ
、２５５に対する２つの制御サイクルを生成することも
必要である。これはＳＲＡＭＣ８２の関数である。ＳＲ
ＡＭＣ２は最初のサイクル、すなわち「隠し」サイクル
の終了時にトグルし、キャッシュ・メモリ２５５に対す
る第２のサイクルを開始する。

前期公開公報に定義するように、ＣＰＵＮＡは活動化さ
れた場合に、ＣＰＵがサイクルをパイプライン化するこ
とを可能とする信号である。「隠し」サイクルの完了が
ＣＰＵＮＡの活動化を許さないことを確実にするため、
ＣＰＵＮＡはＭＩＳＳｌの関数になっている。この作用
は、読取りミス・シーケンス（２つのサイクルからなる
）の後半を完了する前に、ＣＰＵがパイプライン・サイ
クルでオフになるのを防止する。

Ｅ０発明の効果 本発明の好ましい実施例を８２３８５キヤツシユ制御装
置に関して説明したが、当分野の技術者には、本発明の
原理を用いて、他のキャッシュ制御装置によってサポー
トされるキャッシュ・メモリを本明細書に記載する手法
によって、すなわちＣＰＵのアドレス出力とキャッシュ
制御装置のアドレス入力の間の関係をシフトすることに
よって、増加できることが理解されよう。サポートされ
るキャッシュ・メモリのこの増加は、ライン・サイズを
増やすことによって達成されるが、キャッシュ制御装置
の内部キャッシュ・ディレクトリまたは他の内部構成要
素に対する変更を必要としない。

データ・バスが新しいライン・サイズで単一サイクルの
転送をサポートできるマイクロコンピュータ・システム
にお、いては、本発明の他の手法、すなわち隠し読取り
サイクルを使用する必要はない。

他方において、キャッシュ容量の増加がデータ・バスの
幅よりも大きいライン・サイズを必要とするな場合には
、本明細書で説明した隠し読取りサイクルを導入する手
法をこの問題を解決するのに用いることもできる。理論
的には、隠し読取りすイクルを１サイクルに限る理由は
ない。すなわち、適切なアドレスのオフセット及び複数
の隠しサイクルによって、サポートされるキャッシュ容
量を、本明細書で説明した１００％（３２ＫＢから６４
ＫＢへの）の増加以上に増加させることができる。

上記したところより、本発明の精神及び範囲内で、本明
細書に記載した好ましい実施例に多くの変更を行なって
、所与のキャッシュ制御装置のサポートされるキャッシ
ュ容量を増やせることが明らかであろう。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、本発明を用いた典型的なマイクロコンピュー
タ・システムのブロック図である。 第３図は、８２３８５などのキャッシュ制御装置の内部
構成を示すブロック図である。 第４図は、従来技術の直接マツプ・キャッシュ編成に対
する第３図のキャッシュ・ディレクトリの典型的なタグ
・レジスタの内容を示す図である。 第５図は、本発明を使用した場合の直接マツプ・キャッ
シュ編成に対する第３図のキャッシュ・ディレクトリの
典型的なタグ・レジスタの内容を示す図である。 第６図は、従来技術の２ウエイ・セット・アソシアティ
ブ・キャッシュ編成に対する第３図のキャッシュ・ディ
レクトリのディレクトリＡ及びディレクトリＢの典型的
なタグ・レジスタの内容を示す図である。 第７図は、本発明を用いた場合の２ウエイ・セット・ア
ソシアティブ・キャッシュ編成に対する第３図のキャッ
シュ・ディレクトリのディレクトリＡ及びディレクトリ
Ｂの典型的なタグ・レジスタの内容を示す図である。 第８図は、本発明を用いた典型的なマイクロコンピュー
タ・システムの全体的な図である。 １０・・・・マイクロコンピュータ・システム、２０・
・・・モニタ、３０・・・・システム装置、４０・・・
・キーボード、５０・・・・マウス、６０・・・・プリ
ンタ、７０・・・・ディスク駆動機構、２２５・・・・
マイクロプロセッサ、２３０・・・・ＣＰＵローカル・
ノくス、２４０．２５３・・・・バッファ、２５０・・
・・システム・バス、２５５・・・・ランダム・アクセ
ス・キャッシュ・メモリ、２６０・・・・キャッシュ制
御装置、２６５・・・・バス制御及びタイミング要素、
２７０・・・・プレーナ・バス、３２５・・・・ＤＭＡ
制御装置、３３５・・・・中央アービトレーション要素
、３４０・・・・アービトレーシ四ン制御バス、３５０
・・・・メモリ、３５１・・・・メモリ制御要素、３５
２・・・・アドレス・マルチプレクサ、３８０・・・・
データ・ノくツファ。

Claims (5)

【特許請求の範囲】
1. （１）複数のアドレス指定出力を有するＣＰＵと、複数
   のアドレス指定入力を有するキャッシュ制御装置及びキ
   ャッシュ・メモリを備えたキャッシュ・サブシステムと
   、前記キャッシュ制御装置をランダム・アクセス・メモ
   リ及びアドレス指定可能な複数の機能装置に接続するシ
   ステム・バスとを含み、前記ＣＰＵの選択されたアドレ
   ス指定出力を前記キャッシュ制御装置の対応しない選択
   されたアドレス指定入力に接続することを特徴とするマ
   イクロコンピュータ・システム。
2. （２）前記ＣＰＵによって生成されない、前記ランダム
   ・アクセス・メモリまたは前記キャッシュ・メモリへの
   アドレス指定入力を生成するアドレス生成手段、及び前
   記ＣＰＵの少なくとも１つのアドレス指定出力を前記ア
   ドレス生成手段に接続する手段を含む請求項１に記載の
   マイクロコンピュータ・システム。
3. （３）前記キャッシュ制御装置が８２３８５であり、前
   記キャッシュ・メモリが少なくとも６４Ｋバイトの容量
   を有する請求項１に記載のマイクロコンピュータ・シス
   テム。
4. （４）キャッシュ読取りミスに応答して、追加の隠し読
   取りサイクルを開始する手段を含む請求項２に記載のマ
   イクロコンピュータ・システム。
5. （５）前記ＣＰＵのアドレス指定出力Ａ３〜Ａ３０を前
   記キャッシュ制御装置のアドレス指定入力ＢＡ２〜ＢＡ
   ２９に接続し、アドレス指定出力Ａ２を前記アドレス生
   成手段に接続する請求項２に記載のマイクロコンピュー
   タ・システム。