JPH03190259A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03190259A JPH03190259A JP33190489A JP33190489A JPH03190259A JP H03190259 A JPH03190259 A JP H03190259A JP 33190489 A JP33190489 A JP 33190489A JP 33190489 A JP33190489 A JP 33190489A JP H03190259 A JPH03190259 A JP H03190259A
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- JP
- Japan
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- chip
- faulty
- good
- defective
- electrically
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- Pending
Links
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- 230000005669 field effect Effects 0.000 claims abstract description 10
- 230000002950 deficient Effects 0.000 abstract description 23
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- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置（以下チップと呼ぶ）の良、不良
判定に伴い不良なチップを完全不良にするとともに、後
工程での良品・不良品の識別に関するものである。
判定に伴い不良なチップを完全不良にするとともに、後
工程での良品・不良品の識別に関するものである。
第２図は従来のチップの不良品の識別を示す平面図で１
図において、（１）はウェハ、（２）はチップ。
図において、（１）はウェハ、（２）はチップ。
（３］はインク、（４）は飛散したインクである。
また、第３図は従来のチップの不良品の識別を示す他の
平面図で１図において、（５）はスクラッチ。
平面図で１図において、（５）はスクラッチ。
（６）は飛散した異物である。
次に動作について説明する。
チップ（２）の良、不良判定に伴い、本皮チップにはイ
ンク（３）あるいはスクラッチ（５）を付ける。そして
、ウェハ（１）をエキスバンドし、良品のチップのみア
センブリする。
ンク（３）あるいはスクラッチ（５）を付ける。そして
、ウェハ（１）をエキスバンドし、良品のチップのみア
センブリする。
この時、インク（３）あるいはスクラッチ（５）の付い
了いるチップ（２）は不良品であシ、目視あるいは自動
識別忙てリジェクトする。
了いるチップ（２）は不良品であシ、目視あるいは自動
識別忙てリジェクトする。
従来のチップの不良品の識別は以上の様にインクあるい
はスクラッチにて行っているので、良品のチップに飛散
したインクあるいは飛散した異物が付着し１本来良品で
あるチップを不良品にすることがあった。
はスクラッチにて行っているので、良品のチップに飛散
したインクあるいは飛散した異物が付着し１本来良品で
あるチップを不良品にすることがあった。
またインクを付着させるだけでは検査規格から外れた不
良品を完全不良品にすることができないという一問照点
があった。
良品を完全不良品にすることができないという一問照点
があった。
この発明は上記のような問題点を解消するためになされ
たもので１本来良品のチップを不良品にすることを防止
するとともに、不良品は完全不良品にすることが出来る
チップの不良品識別を得ることを目的とする。
たもので１本来良品のチップを不良品にすることを防止
するとともに、不良品は完全不良品にすることが出来る
チップの不良品識別を得ることを目的とする。
この発明に係るチップは、入力ｓ’ ｍ部端子に電気的
に書き込み可能なＭＯＢ型電界効果形トランジスタを組
み込んだものである。
に書き込み可能なＭＯＢ型電界効果形トランジスタを組
み込んだものである。
この発明における入力！像部端子の電気的に書き込み可
能なＭＯＢ型電界効果形トランジスタは。
能なＭＯＢ型電界効果形トランジスタは。
チップの良、不良判定に伴い、不良なチップを電気的に
完全不良にする。
完全不良にする。
以下、この発明の一実施例を図について説明する。
第１図において、（１）はウェハ、（２）はチップ、（
７）は電気的に書込み可能ＭＯＢ’［界効果形トランジ
スタ、（８）は入力！腕部、（９）は端子である。
７）は電気的に書込み可能ＭＯＢ’［界効果形トランジ
スタ、（８）は入力！腕部、（９）は端子である。
次に動作について説明する。
チップ（２）の良、不良の判定を行う際に、不良品の場
合、電気的に書込み可能ＭＯ５［界効果形トランジスタ
（７） Ｋ ［気的書込みを行い、入力電源部（８）の
端子（９）を遮断する。
合、電気的に書込み可能ＭＯ５［界効果形トランジスタ
（７） Ｋ ［気的書込みを行い、入力電源部（８）の
端子（９）を遮断する。
以上の様にこの発明によれば、入力電源部端子′に電気
的に書き込み可能なＭＯＢ型電界効果形トランジスタを
組み込んだので、チップの良、不良判定に伴い不良なチ
ップを完全不良にし、また後工程でのチップの良品、不
良品の識別を電気的に容易に行えるという効果がある。
的に書き込み可能なＭＯＢ型電界効果形トランジスタを
組み込んだので、チップの良、不良判定に伴い不良なチ
ップを完全不良にし、また後工程でのチップの良品、不
良品の識別を電気的に容易に行えるという効果がある。
＠１図（＆）はこの発明の一実施例によるチップの識別
説明図、＠：１図（ｂ）は第１図（ａ）のＡ部における
等価回路を示す図、第２図および第３図は従来のチップ
の不良品の識別を示す平面図である。 図において、（１）はつ、エバ、（２）はチップ、（７
）は電気的に書き込み可能なＭＯＢ型電界効果形トラン
ジスタ、（８）は入力！腕部、（９）は端子を示す。 なお図中、同一符号は同一、または相当部分を示す。 第１図 第２図 第３図 ′Ｉ：鳩子 （自発） ２８発明の名称 半導体装置 ３、補正をする者 事件との関係
説明図、＠：１図（ｂ）は第１図（ａ）のＡ部における
等価回路を示す図、第２図および第３図は従来のチップ
の不良品の識別を示す平面図である。 図において、（１）はつ、エバ、（２）はチップ、（７
）は電気的に書き込み可能なＭＯＢ型電界効果形トラン
ジスタ、（８）は入力！腕部、（９）は端子を示す。 なお図中、同一符号は同一、または相当部分を示す。 第１図 第２図 第３図 ′Ｉ：鳩子 （自発） ２８発明の名称 半導体装置 ３、補正をする者 事件との関係
Claims (1)
- 半導体ウェハ上に形成される半導体装置において、入力
電源部端子に電気的に書込み可能なＭＯＢ型電界効果形
トランジスタを組み込んだ事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33190489A JPH03190259A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33190489A JPH03190259A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190259A true JPH03190259A (ja) | 1991-08-20 |
Family
ID=18248933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33190489A Pending JPH03190259A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190259A (ja) |
-
1989
- 1989-12-20 JP JP33190489A patent/JPH03190259A/ja active Pending
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