JPH02165649A - プローブカード - Google Patents
プローブカードInfo
- Publication number
- JPH02165649A JPH02165649A JP63322454A JP32245488A JPH02165649A JP H02165649 A JPH02165649 A JP H02165649A JP 63322454 A JP63322454 A JP 63322454A JP 32245488 A JP32245488 A JP 32245488A JP H02165649 A JPH02165649 A JP H02165649A
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- JP
- Japan
- Prior art keywords
- marking
- opening
- probe
- semiconductor
- pin
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000012360 testing method Methods 0.000 claims abstract description 12
- 239000008188 pellet Substances 0.000 abstract description 27
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- 238000000034 method Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 12
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Landscapes
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の検査装置に関し、特に半導体
ウェーハの電気特性試験に使用するプローブカードに関
する。
ウェーハの電気特性試験に使用するプローブカードに関
する。
従来、この種のプローブカードは第３図（ａ）。
（ｂ）に示す様に探針１０５とマーキング用ピン１０６
は開孔部１０２に共存していた。第３図（ａ） 、 （
ｂ）はプローブカード１０１と半導体ウェーハ１０７と
マーキング装置１０４およびマーキング用ピン１０６の
相対的位置関係を示す平面図とＣ−Ｃ’間の断面図をそ
れぞれ示す。半導体ウェーハの電気特性試験は、第３図
に示す様に半導体ウェーハ１０７に探針１０５を接触さ
せ導体配線ハターン１０９によりアクションピン１０８
に接続し、さらにアクションピン１０８に電気特性試験
装置を接続することにより、良品半導体ベレットと不良
品半導体ベレットを選別し、さらに不良品半導体ペレッ
トにはマーキング装置１０４及び、マーキング用ピン１
０６により不良品半導体ペレットであることを示す印を
つけていた。
は開孔部１０２に共存していた。第３図（ａ） 、 （
ｂ）はプローブカード１０１と半導体ウェーハ１０７と
マーキング装置１０４およびマーキング用ピン１０６の
相対的位置関係を示す平面図とＣ−Ｃ’間の断面図をそ
れぞれ示す。半導体ウェーハの電気特性試験は、第３図
に示す様に半導体ウェーハ１０７に探針１０５を接触さ
せ導体配線ハターン１０９によりアクションピン１０８
に接続し、さらにアクションピン１０８に電気特性試験
装置を接続することにより、良品半導体ベレットと不良
品半導体ベレットを選別し、さらに不良品半導体ペレッ
トにはマーキング装置１０４及び、マーキング用ピン１
０６により不良品半導体ペレットであることを示す印を
つけていた。
第３図の不良品半導体ペレットであることを示すマーキ
ングの方法はマーキング用ピン１０６により不良品半導
体ペレットの表面をひっかくことにょうひっかき傷を作
る方法である。
ングの方法はマーキング用ピン１０６により不良品半導
体ペレットの表面をひっかくことにょうひっかき傷を作
る方法である。
上述した従来のプローブカードは、探針１０５とマーキ
ング用ビン１０６は開孔部１０２に共存しているため、
半導体ウェーハ上に構成された半導体ペレットのサイズ
が小さくなった場合、探針１０５の間隔が狭くなりマー
キング用ビン１０６が半導体ウェーハ１０７と接触可能
な面積が狭くなるためマーキング用ビン１０６の位置調
整時及びマーキング作業時、マーキング用ビン１０６に
より探針１０５を損傷するという欠点がある。
ング用ビン１０６は開孔部１０２に共存しているため、
半導体ウェーハ上に構成された半導体ペレットのサイズ
が小さくなった場合、探針１０５の間隔が狭くなりマー
キング用ビン１０６が半導体ウェーハ１０７と接触可能
な面積が狭くなるためマーキング用ビン１０６の位置調
整時及びマーキング作業時、マーキング用ビン１０６に
より探針１０５を損傷するという欠点がある。
本発明のプローブカードは探針の位置に整合して開孔し
た位置調整用開孔部とは異なる位置に開孔したマーキン
グ用開孔部を有している。
た位置調整用開孔部とは異なる位置に開孔したマーキン
グ用開孔部を有している。
次に、本発明について図面を参照して説明する。
第１図（ａ） 、 （ｂ）は本発明の一実施例のプロー
ブカード１１と半導体ウェーハ１７とマーキング装置１
４およびマーキング用ビン１６の相対的位置関係を示す
平面図とＡ−Ａ’間の断面図をそれぞｈ示す。本発明に
よるプローブカードは探針１５の位置に整合して開孔し
た位置調整用開孔部１２とは異なる位置に開孔したマー
キング用開孔部１３を有する。したがって電気特性試験
の方法は位置調整用開孔部１２の位置に存在する半導体
ペレットに探針１５を接触し、電気特性試験を行い、良
品半導体ペレットと不良品半導体ペレットを選別すると
同時に半導体ウェーハ上における位置をメモリに記憶し
不良品半導体ペレットがマーキンク用開孔部１３の位置
に来た時にマーキング用ビン１６により不良品ペレット
であることを示す引っかき傷を作る。
ブカード１１と半導体ウェーハ１７とマーキング装置１
４およびマーキング用ビン１６の相対的位置関係を示す
平面図とＡ−Ａ’間の断面図をそれぞｈ示す。本発明に
よるプローブカードは探針１５の位置に整合して開孔し
た位置調整用開孔部１２とは異なる位置に開孔したマー
キング用開孔部１３を有する。したがって電気特性試験
の方法は位置調整用開孔部１２の位置に存在する半導体
ペレットに探針１５を接触し、電気特性試験を行い、良
品半導体ペレットと不良品半導体ペレットを選別すると
同時に半導体ウェーハ上における位置をメモリに記憶し
不良品半導体ペレットがマーキンク用開孔部１３の位置
に来た時にマーキング用ビン１６により不良品ペレット
であることを示す引っかき傷を作る。
第２図（ａ） 、 （ｂ）は本発明の実施例２の平面図
とＢ−Ｂ’間の断面図をそれぞれ示す。第１図の第１の
実施例はマーキング用開孔部は１個であるのに対し、第
２図の第２の実施例では位置調整用開孔部３２の周囲に
４個のマーキング用開孔部を設けている。この様に位置
調整用開孔部の周囲口ケ所にマーキング用開孔部を設け
、さらにマーキング装置３４及びマーキング用ビン３６
の取付位置を、４個のマーキング用開孔部の任意の位置
に設置することにより位置調整用開孔部３２で電気特性
試験を行った半導体ペレットを上下左右のどちらの方向
に移動しても不良品半導体ペレットに不良品であること
を示す引っかき傷を作ることが可能となる。
とＢ−Ｂ’間の断面図をそれぞれ示す。第１図の第１の
実施例はマーキング用開孔部は１個であるのに対し、第
２図の第２の実施例では位置調整用開孔部３２の周囲に
４個のマーキング用開孔部を設けている。この様に位置
調整用開孔部の周囲口ケ所にマーキング用開孔部を設け
、さらにマーキング装置３４及びマーキング用ビン３６
の取付位置を、４個のマーキング用開孔部の任意の位置
に設置することにより位置調整用開孔部３２で電気特性
試験を行った半導体ペレットを上下左右のどちらの方向
に移動しても不良品半導体ペレットに不良品であること
を示す引っかき傷を作ることが可能となる。
以上説明したように本発明は、位置調整用開孔部とは異
なる位置にマーキング用開孔部を設けることにより、マ
ーキング用ビンの位置調整時及びマーキング作業時に、
マーキング用ビンにより探針を損傷するということをな
くす効果がある。特に小面積の半導体ペレットにより構
成された半導体ウェーへの電気特性試験においてその効
果は大きい。一般に、第３図に示す従来のプローブカー
ドで作業可能な半導体ペレットの大きさは、約１．５１
０程度までであり、１．５ ｍｍ口以下の半導体ペレッ
トでは作業は困難となる。
なる位置にマーキング用開孔部を設けることにより、マ
ーキング用ビンの位置調整時及びマーキング作業時に、
マーキング用ビンにより探針を損傷するということをな
くす効果がある。特に小面積の半導体ペレットにより構
成された半導体ウェーへの電気特性試験においてその効
果は大きい。一般に、第３図に示す従来のプローブカー
ドで作業可能な半導体ペレットの大きさは、約１．５１
０程度までであり、１．５ ｍｍ口以下の半導体ペレッ
トでは作業は困難となる。
又、本説明においてはマーキングの方法として引っかき
傷を作る方法について説明したが、他のマーキングの方
法としてレーザー照射により半導体ペレットの表面を溶
融し印をつげるという方法がある。このレーザーによる
マーキング方法は小面積の半導体ペレットの場合、探針
に溶融した物質が付着し探針の接触抵抗が増加するとい
う欠点がある。このレーザーによるマーキングを行う場
合、本発明によるプローブカードを使用することにより
、探針とマーキングする位置が離りるために探針に溶融
した物質が付着することはなくなり、探針の接触抵抗が
増加するということはなくなり、その効果は大きい。
傷を作る方法について説明したが、他のマーキングの方
法としてレーザー照射により半導体ペレットの表面を溶
融し印をつげるという方法がある。このレーザーによる
マーキング方法は小面積の半導体ペレットの場合、探針
に溶融した物質が付着し探針の接触抵抗が増加するとい
う欠点がある。このレーザーによるマーキングを行う場
合、本発明によるプローブカードを使用することにより
、探針とマーキングする位置が離りるために探針に溶融
した物質が付着することはなくなり、探針の接触抵抗が
増加するということはなくなり、その効果は大きい。
第１図（ａ） 、 （ｂ）は本発明によるプローブカー
ドと半導体ウェーハとマーキング装置の相対的位置関係
を示す平面図と断面図、第２図（ａ） 、 （ｂ）は第
２の実施例を示す平面図と断面図、第３図（ａ）。 （ｂ）は従来のプローブカードと半導体ウェーハとマー
キング装置の相対的位置関係を示す平面図と断面図を示
す。 １１．３１，１０１・・・・・・プローブカード、１２
゜３２・・・・・・位置調整用開孔部、１３・・・・・
・マーキング用開孔部、１４，３４，１０４・・・・・
・マーキング装置、１５，３５，１０５・・・・・・探
針、１６，３６゜１０６・・・・・・マーキング用ピン
、１７，３７，１０７・・・・・・半導体ウェーハ １
８，３８，１０８・・・・・・アクションピン、１９，
３９，１０９・・・・・・導体配線パターン、１０２・
・・・・・開孔部。 代理人 弁理士 内 原 晋 ３Ｓア７漬ンピン ギ 又 １３アグシ５ンヒ゛ン 茅
ドと半導体ウェーハとマーキング装置の相対的位置関係
を示す平面図と断面図、第２図（ａ） 、 （ｂ）は第
２の実施例を示す平面図と断面図、第３図（ａ）。 （ｂ）は従来のプローブカードと半導体ウェーハとマー
キング装置の相対的位置関係を示す平面図と断面図を示
す。 １１．３１，１０１・・・・・・プローブカード、１２
゜３２・・・・・・位置調整用開孔部、１３・・・・・
・マーキング用開孔部、１４，３４，１０４・・・・・
・マーキング装置、１５，３５，１０５・・・・・・探
針、１６，３６゜１０６・・・・・・マーキング用ピン
、１７，３７，１０７・・・・・・半導体ウェーハ １
８，３８，１０８・・・・・・アクションピン、１９，
３９，１０９・・・・・・導体配線パターン、１０２・
・・・・・開孔部。 代理人 弁理士 内 原 晋 ３Ｓア７漬ンピン ギ 又 １３アグシ５ンヒ゛ン 茅
Claims (1)
- 少なくとも探針と前記探針の位置に整合して開孔した位
置調整用開孔部を具備し、前記探針に被測定半導体ウェ
ーハを接触させることにより被測定半導体ウェーハの電
気特性試験を行う際使用するプローブカードにおいて、
前記位置調整用開孔部とは異なる位置に開孔したマーキ
ング用開孔部を１個以上有する事を特徴とするプローブ
カード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322454A JPH02165649A (ja) | 1988-12-20 | 1988-12-20 | プローブカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322454A JPH02165649A (ja) | 1988-12-20 | 1988-12-20 | プローブカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165649A true JPH02165649A (ja) | 1990-06-26 |
Family
ID=18143839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322454A Pending JPH02165649A (ja) | 1988-12-20 | 1988-12-20 | プローブカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187510A (ja) * | 2012-03-09 | 2013-09-19 | Hitachi High-Technologies Corp | 半導体検査装置および半導体検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162475A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Inspection unit for semiconductor device |
| JPS6184029A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 半導体検査装置 |
-
1988
- 1988-12-20 JP JP63322454A patent/JPH02165649A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162475A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Inspection unit for semiconductor device |
| JPS6184029A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 半導体検査装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187510A (ja) * | 2012-03-09 | 2013-09-19 | Hitachi High-Technologies Corp | 半導体検査装置および半導体検査方法 |
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