JPH03189735A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、マイクロプロセッサ、これにつながるメモリ
及びＩ／Ｏポートで構成されるマイクロプロセッサ装置
に関し、さらに詳しくは、マイクロプロセッサのアドレ
ス出力やデータ出力にエラーかある場合、Ｉ１０装置に
対して不ＩＥなアクセスを実行しないようにすることで
、償却性を向上させたマイクロプロセッサ装置に関する
。

〈従来の技術〉 第２図は、従来のこの種のマイクロプロセッサ装置の構
成概念図である。図において、１はマイクロプロセッサ
、２はメモリ、３はドライバ、レシーバを含んで構成さ
れるＩ／Ｏポートで、これらはアドレスバスＡＢとデー
タバスＤｒ）とで結ばれている。１１はアドレスバスＡ
Ｂに結合するパリティチエッカジェネレータ、１２はデ
ータバスに結合するパリティチエッカジェネレータ、２
０はパリティ用メモリである。

この装置は、メモリ及び内部バス等にパリティピット等
のチエツクピットを付加することによって、授受するデ
ータの信頼性を確保している。

〈発明が解決しようとする課題〉 この様な構成の従来装置においては、マイクロプロセッ
サか出力するアドレス、データの故障については検出で
きず、Ｉ／Ｏポートを通して外部に誤ったアクセスをす
る可能性がある。

本発明は、この様な点に鑑みてなされたもので、その目
的は、マイクロプロセッサのアドレス出力あるいはデー
タ出力にエラーがある場合、マイクロプロセッサに接続
されるＩ１０装置に対して不正なアクセスを実行しない
ようにしたマイクロプロセッサ装置を提供することにあ
る。

〈課題を解決するための手段〉 前記した課題を解決する本発明は、 マイクロプロセッサ、これにつながるメモリ及びＩ／Ｏ
ポートで構成されるマイクロプロセッサ装置において、 前記マイクロプロセッサの出力するアドレス情報を監視
し、Ｉ１０ボー１〜宛てであることを検出するアドレス
デコーダ手段と、 このアドレスデコーダ手段の出力がＩ／Ｏポート宛てで
有ることを示ずとき、アドレス情報をラッチするアドレ
スラッチ手段と、 前記アドレスデコーダ手段の出力がＩ／Ｏポート宛てで
あることを示しかつ、ライト動作である時書き込みデー
タをラッチするライトデータラッチ手段と、 次のＩ／Ｏポート宛てのアクセスのアドレス情報とアド
レスラッチの内容とを比較し、それらが「１」のコンプ
リメントであるとき正常と判定するアドレス比較手段と
、 次のＩ／Ｏポート宛てのアクセスがライト動作であると
き、当該ライトデータとライトデータラッチの内容とを
比較し、それらがｒｌ」のコンプリメントであるとき正
常と判定するライトデータ比較手段と、 前記アドレス比較手段と前記ライトデータ比較手段の出
力がいずれも正常を示すとき前記Ｉ／Ｏポートから外部
へのアクセスを起動するＩ／Ｏポート制御手段とを備え
て構成される。

〈実施例〉 以下図面を用いて、本発明の実施例を＃細に説明する。

第１図は、本発明の一実施例を示す構成ブロック図であ
る０図において、１はマイクロプロセッサ、２及び３は
マイクロプロセッサ１にアドレスバスＡＢ及びデータバ
スＤＢを介して結ばれているパリティ付きのメモリ及び
Ｉ／Ｏポートである。

１１はアドレスバスＡＢに結合するパリティチエッカジ
ェネレータ、１２はデータバスに結合するパリティチエ
ッカジェネレータである。

４はアドレスバスＡＢに接続され、マイクロプロセッサ
１の出力するアドレス情報を監視し、Ｉ／Ｏポート３宛
てであることを検出するアドレスデコーダ手段である。

５はアドレスデコーダ手段４の出力が、Ｉ／Ｏポート宛
てで有ることを示すとき、そのアドレス情報をラッチす
るアドレスラッチ手段である。

６はデータバスＤＢに接続され、アドレスデコーダ手段
４の出力がＩ／Ｏポート３宛てであることを示しかつ、
ライト動作である時その書き込みデータをラッチするラ
イトデータラッチ手段である。

７はアドレスバスＡＢとアドレスラッチ手段５につなが
るアドレス比較手段で、次のＩ／Ｏポート３宛てのアク
セスのアドレス情報とアドレスラッチ手段５にラッチさ
れている内容とを比較し、それらが「１ノのコンプリメ
ントであるとき正常と判定する。

８はデータバスＤＢとライトデータラッチ手段６につな
がるライトデータ比較手段で、次のＩ／Ｏポート３宛て
のアクセスがライト動作であるとき、そのライトデータ
とライトデータラッチ手段６の内容とを比較し、それら
が「１」のコンプリメントであるとき正常と判定する。

９はマイクロプロセッサ１からバス制御信号を受けて、
各ラッチ手段５，６、各比較手段７．８をそれぞれ動作
させると共に、各比較手段からの比較結果ＡＤＯＫ、Ｗ
ＤＯＫを入力するＩ／Ｏポート制御手段で、アドレス比
較手段７とライトデータ比較手段８の出力がいずれも正
常を示すとき、Ｉ／Ｏポート３から外部へのアクセスを
起動する。

このように構成した装置の動作を次に説明する。

マイクロプロセッサ１は、メモリ２のアクセス及びＩ／
Ｏポート３へのアクセス時に、アドレスバスＡＢにアド
レス情報を送出し、バス制ｍ信号でタイミングを制御し
てデータバスＤＢよりデータの授受を行う。

Ｉ／Ｏポート制御手段９は、マイクロプロセッサ１から
バス制御信号を受け、Ｉ／Ｏポート宛てへのアクセス時
に、１回目はアドレスラッチ手段らに対してタイミング
信号ＡＬ’Ｉ’を送出すると共に、ライトデータラッチ
手段６に対、してタイミング信号ＤＬＴを送出し、各ラ
ッチ手段５．６を動作させる。また、２回目のＩ／Ｏポ
ート宛てのアクセス時には、各比較手段７．８を動作さ
せる。

各比較手段７．８は、アドレスバス上のアドレスデータ
と、アドレスラッチ手段５にラッチされ、ているアドレ
スとを比較し、Ｉ／Ｏポート制御手段９は各比較手段か
らの比較結果がいずれも正常のとき、Ｉ／Ｏポート起動
信号をＩ／Ｏポートに出力する。

以上が全体動作の概略であるが、次にマイクロプロセッ
サ１のＩ１０アクセスについて、ライト動作と、リード
動作とに分けてその詳細を説明する。

（ライト動作） ソフトウェアでは、Ｉ１０アクセス時には、正規のデー
タを書き込むプログラムに連続して、そのアドレス及び
データに対し、「１」のコンプリメントなアドレス及び
データのライトアクセスを行う、■１０アクセス時のア
ドレスに対して、その「１」のコンプリメントなアドレ
スは、メモリ空間、他のＩ／Ｏポート空間と重ならない
ように割り当てられているものとする。

Ｉ／Ｏポート制御手段９は、アドレスデコーダ４がＩ１
０アクセスを検出したとき、バス制御信号ＢＣＣで知ら
されるアドレス及びデータが選定したタイミングを見て
、各ラッチ手段５．６への制御信号Ａ、Ｉ、Ｔ、ＤＬＴ
をアクティブにする。アドレスラッチ手段５およびライ
トデータラッチ手段６は、制御信号ＡＬＴ、ＤＬＴがア
クティブになったのを受けて、アドレスバス上Ｂ上のア
ドレス情報と、データバスＤＢ上のライトデータをそれ
ぞれ格納する。

次のアクセスにて、Ｉ／Ｏポート制御手段９は、アドレ
スデコーダ４がＩ／Ｏボートアクセスアドレスの「１」
のコンプリメントなアドレス情報でのアクセスであるこ
とが知らせられると、アドレス比較手段７．ライトデー
タ比較手段８からの比較結果ＡＤＯＫ、ＷＤＯＫを参照
し、それらがいずれも正常を示すとき、Ｉ／Ｏポート３
に対して起動信号をアクティブにする。

Ｉ／Ｏポート３は、この起動信号を受けて、Ｉ１０バス
アクセスを行う。

なお、Ｉ１０バス上の故障を検出するために、アドレス
用パリデイチエッカ・ジェネレータ１１はアドレスのパ
リデイビットを生成し、また、データ用パリデイチエッ
カ・ジェネレータ１２は、ライトデータのパリティビッ
トを生成し、これらがアドレスラッチ手段５．ライ１〜
データラツチ手段６．アドレス比較手段７．ライトデー
タ比較手段８でそれぞれ参照された後、Ｉ／Ｏポート３
を経由してＩ１０バスに送出されるものとする。

（リード動作） ソフトウェアでは、正規のＩ１０アドレスへのリード動
作に続いて、そのアドレスの「１」のコンプリメントな
アドレスへのリードアクセスを行い、そこで読み込んだ
データを正規のリードデータとして扱う。

Ｉ／Ｏポート制御手段９は、ライト動作とほぼ同じ動作
を行っていて、Ｉ／Ｏボート３へ起動信号を送る。ライ
ト動作と異なる点は、タイミング信号ＤＬＴを発生しな
い点と、ライトデータ比較手段８からの比較結果ＷＤＯ
Ｋを参照しない点である。

マイクロプロセッサ１のアドレス出力、あるいはデータ
出力にエラーがあると、それらの［１１コンプリメント
の情報が発生できず、アドレス比較手段７あるいはライ
トデータ比較手段８にて、それか検出される。

Ｉ／Ｏポート制御手段９は、各比較手段７．８からの比
較結果のいずれかがエラーを示すこととなるので、Ｉ／
Ｏボート３に対して起動信号を発生しない。

これにより、Ｉ／Ｏボート３は動作せず、外部への不正
なアクセスが防止できる。

なお、Ｉ／Ｏポートか動作しないと、マイクロプロセッ
サ１へは応答が返らず一図示し、てないノーレスポンス
タイマーがタイムアツプして、それがマイクロプロセッ
サに伝わり、所定のエラー処理が実行される。

〈発明の効果〉 以上詳細に説明したように、本発明によればマイクロプ
ロセッサからのアドレス出力、あるいはデータ出力にエ
ラーがある場合、マイクロプロセッサに接続されている
Ｉ１０装置に対して不正なアクセスを実行しないように
できるので、信頼性の高い装置が実現できる。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成ブロック図、第２図
は従来装置の構成概念図である。 ■・・・マイクロプロセッサ ２・・・メモリ　　　　３・・・Ｉ／Ｏボート４・・・
アドレスデコーダ手段 ５・・・アドレスラッチ手段 ６・・・ライトデータラッチ手段 ７・・・アドレス比較手段 ８・・・ライトデータ比較手段 ９・・・Ｉ／Ｏポート制御手段

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ、これにつながるメモリ及びＩ／Ｏ
   ポートで構成されるマイクロプロセッサ装置において、 前記マイクロプロセッサの出力するアドレス情報を監視
   し、Ｉ／Ｏポート宛てであることを検出するアドレスデ
   コーダ手段と、 このアドレスデコーダ手段の出力がＩ／Ｏポート宛てで
   有ることを示すとき、アドレス情報をラッチするアドレ
   スラッチ手段と、 前記アドレスデコーダ手段の出力がＩ／Ｏポート宛てで
   あることを示しかつ、ライト動作である時書き込みデー
   タをラッチするライトデータラッチ手段と、 次のＩ／Ｏポート宛てのアクセスのアドレス情報とアド
   レスラッチの内容とを比較し、それらが「１」のコンプ
   リメントであるとき正常と判定するアドレス比較手段と
   、 次のＩ／Ｏポート宛てのアクセスがライト動作であると
   き、当該ライトデータとライトデータラッチの内容とを
   比較し、それらが「１」のコンプリメントであるとき正
   常と判定するライトデータ比較手段と、 前記アドレス比較手段と前記ライトデータ比較手段の出
   力がいずれも正常を示すとき前記Ｉ／Ｏポートから外部
   へのアクセスを起動するＩ／Ｏポート制御手段とを 備えたことを特徴とするマイクロプロセッサ装置。