JPH0318962Y2 - - Google Patents

Description

【考案の詳細な説明】

〔考案の技術分野〕 本考案は制御回路によつて制御されるデイジタ
ル出力を送出するデイジタル出力回路に係り、特
にプロセス制御におけるコントローラのデイジタ
ル出力回路に関するものである。 〔従来技術〕 プロセス制御において、コントローラの異常
時、例えば中央処理装置（コンピユータ）の暴走
時には、その出力はその値に保持されて変化しな
い。そして、プロセスが変化してもコントローラ
は監視室のオペレータからの出力設定があるま
で、出力は異常時の値に保持される。 このため、プロセスの１つのコントローラの出
力が複数で、非常に多いと、必然的にその時間も
非常に長いという欠点があつた。 〔考案の目的および構成〕 本考案は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は個々の出力を新たに指定するこ
とができ、システムの安全性を高めることができ
るデイジタル出力回路を提供することにある。 このような目的を達成するため、本考案はコン
トローラの異常時に、異常を判断すると、出力は
それぞれ決められた出力に指定され、かつその後
は外部からのダイレクト・メモリ・アクセス
（DMA）によるストローブ信号を待つようにし
て、システムの安全性を高めるようにしたもので
ある。 〔実施例〕 以下、図面に基づき本考案の実施例を詳細に説
明する。 第１図は本考案を適用するプロセス制御に係る
部分を抽出して示したブロツク図で、説明に必要
な部分のみを示す。 図において、CPUは中央処理装置（コンピユ
ータ）で、このコンピユータCPUはデータバス
DBを介して、プロセスの状態量を入力とする入
力回路ICとデイジタル出力を送出する出力回路
OCおよびROM，RAMならびに通信インターフ
エースIFにそれぞれ接続されている。ここで、
この通信インターフエースIFは通信線を介して
上位コンピユータ，オペレータコンソールなどの
装置TEに接続されている。 そして、上記コンピユータCPU，ROM，
RAMなどは出力回路OCを制御する制御回路
CONTを構成している。 このように構成された装置の動作は一般によく
知られているので、その詳細な説明は省略する
が、コンピユータCPUはROMのプログラムにし
たがつて入力回路ICに供給される温度，圧力，
流量，液面などのプロセスの状態量を取り込んで
所定の演算処理を行い、その処理情報をRAMに
記憶させる。 第２図は本考案によるデイジタル出力回路の一
実施例を示す回路図で、出力が１つの場合を示す
ものである。なお、この第２図に示すデイジタル
出力回路は第１図に示す出力回路OCに対応する。 SLCは端子ＡにデータバスDBからのデータを
入力とし、端子Ｂにプリセツト設定PSからのプ
リセツト設定値を入力としこの両入力を選択して
端子Ｙから出力するマルチプレクサからなる選択
回路、LHCはこの選択回路SLCの端子Ｙからの
出力をデータ端子Ｄに取り込んで記憶するラツチ
回路、SWは出力クリアと出力プリセツトおよび
出力保持を選択して設定するスイツチである。 CNTは異常検出信号WDT・OUTとスイツチ
SWの出力を入力とし、上記選択回路SLCおよび
ラツチ回路LHCをそれぞれ制御するための制御
信号を発生するパルス発生機能を有する異常処理
コントロール回路、ORはコンピユータCPU（第
１図参照）またたはDMAデバイスよりのストロ
ーブ信号STBと異常処理コントロール回路CNT
からのプリセツトクロツク信号PCKを入力とし、
出力をラツチ回路LHCのクロツク端子CKに送出
するオアゲート、DVCはラツチ回路LKCの端子
Ｑからの出力によつて駆動されるトランジスタ，
リレーなどからなる駆動回路で、その出力OUT
にはオン・オフのデイジタル出力が得られるよう
に構成されている。 つぎにこの第２図に示す実施例の動作を第３図
を参照して説明する。この第３図において、(a)は
異常検出信号WDT・OUTの波形を示したもので
あり、(b)は異常処理コントロール回路CNTから
ラツチ回路LHCに送出されるクリア信号ｃｒ，
(c)は異常処理コントロール回路CNTから選択回
路SLCに送出されるセレクト信号Ｓ，(d)は異常処
理コントロール回路CNTからオアゲートORを介
してラツチLHCに送出されるプリセツトクロツ
ク信号PCKのそれぞれの波形を示したものであ
る。なお、(e)はノーアクシヨンの場合を示す。 この第２図に示すデイジタル出力回路は第１図
に示すマイクロ・コンピユータCPUの例えば、
ウオツチ・ドツク・タイマ・アウトなどの異常を
検出し、出力をクリア，保持，または予め指定し
てある状態（プリセツト値）にする。そして、こ
のクリアか，保持か，プリセツト値にするかは、
ソフトウエア上の（レジスタ）スイツチ，また
は、ハードウエア上のスイツチSWで設定可能の
ため、システム毎に対応することができる。 そして、このデイジタル出力回路は１つのコン
トローラに多数のデイジタル出力があれば、その
数だけ備えられる。なお、この第２図に示す実施
例は出力が１つの場合を示したものである。 まず、ソフトウエアまたはハードウエアで、
出力クリア，出力プリセツト，出力保持の３
つの処理状態を設定する。 そして、異常処理コントロール回路CNTは第
３図ａに示すような異常検出信号WTD・OUTを
検出したとき、第３図に示す一定時間Ｔ内に、 出力クリアが選択されているときには、ラツ
チ回路LHCに第３図ｂに示すようなクリア信
号ｃｒを出してこれをクリアし、 出力プリセツトが選択されているときには、
選択回路SLCに第３図ｃに示すようなプリセツ
ト設定値のセレクト信号Ｓを出力し、また、第
３図ｄに示すようなプリセツトクロツク信号
PCKをラツチ回路LHCに送出して選択回路
SLCからのプリセツト設定値をラツチする。 出力保持が選択されているときには、何も出
力せず。 の各出力クリア，出力プリセツト，出力保持の設
定に対応した動作を行う。 そして、上記一定時間Ｔを経過した後は、ラツ
チ回路LHCへのDMAデバイスよりのストローブ
信号STBのタイミングによつて、データバスDB
からの選択回路SLCを介するデータを、ラツチ回
路LHCにてラツチ制御する。 例えば、スイツチSWにて出力プリセツトなる
処理状態が設定されている場合、選択回路SLCは
異常処理コントロール回路CNTからの第３図ｃ
に示すようなセレクト信号Ｓによつて制御され、
このセレクト信号Ｓが“HIGH”（高いレベル）
の場合にはプリセツト設定PSからのプリセツト
設定値を、“LOW”（低いレベル）の場合にはデ
ータバスDBからのデータをそれぞれ出力Ｙとし
て送出する。この動作を表にて示すと次表のよう
になる。

〔考案の効果〕

以上の説明から明らかなように、本考案によれ
ば、異常検出後直ちに出力を指定された値にし
て、外部からのダイレクト・メモリ・アクセスに
よるストローブ信号を待つようにしたものである
から、安全側に出力がすでに出力されている状態
で、出力を新たに指定することが安心してでき、
実用上の効果は極めて大である。 また、その出力の新たなる指定は、異常検出中
であつても行い得るので、上位コンピユータにソ
フトウエアのバツクアツプ機能を持たせれば、異
常検出後すぐに、上位コンピユータからのダイレ
クト・メモリ・アクセスによるストローブ信号に
よつて、出力の制御をバツクアツプすることも可
能である。

【図面の簡単な説明】

第１図は本考案の説明に供するプロセス制御に
係る部分を抽出して示したブロツク図、第２図は
本考案によるデイジタル出力回路の一実施例を示
す構成図、第３図は第２図の動作説明に供するタ
イムチヤートである。 CONT……制御回路、SLC……選択回路、
LHC……ラツチ回路、CNT……異常処理コント
ロール回路。

Claims (1)

【実用新案登録請求の範囲】
1. 制御回路によつて制御されたデイジタル出力を
   送出するデイジタル出力回路において、データバ
   スからのデータとプリセツト設定値とを選択する
   選択回路と、この選択回路の出力を取り込んで記
   憶するラツチ回路と、出力クリアと出力プリセツ
   トおよび出力保持を選択して設定するスイツチ
   と、異常検出信号を検出したとき所定時間内に前
   記スイツチで出力クリアが選択されているときに
   は前記ラツチ回路にクリア信号を送出してクリア
   し、出力プリセツトが選択されているときには前
   記選択回路にプリセツト設定値のセレクト信号を
   出力すると共に前記ラツチ回路にプリセツトクロ
   ツク信号を出力して前記選択回路からのプリセツ
   ト設定値を前記ラツチ回路でラツチするよう制御
   し、出力保持が選択されているときには無出力と
   する異常処理コントロール回路とを備え、前記所
   定時間後は外部からのダイレクト・メモリ・アク
   セスによるストローブ信号によつて前記データバ
   スからの前記選択回路を介するデータを前記ラツ
   チ回路にてラツチ制御するようにしたことを特徴
   とするデイジタル出力回路。