JPH03187220A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体装置の製造方法に関する。

さらに詳しくは、高集積の半導体装置の製造方法に関す
るものである。

（ロ）従来の技術 高集積半導体装置を形成する場合、高集積でありかつ高
速な回路を形成するために、多層配線が必要不可欠であ
る。

従来の高集積の半導体装置は、第８図に示すように、半
導体基板２１の上に絶縁膜側壁２３及び絶縁膜２３°で
カバーされた導電層２２とからなる多層配線の１層目が
高密度に形成されている。

この半導体装置は、回路の高集積化とともに配線ピッチ
が縮小するが、配線ピッチの縮小に比例して絶縁膜側壁
が縮小する事が困難であるため、第９図に示すように、
配線ピッチが絶縁膜側壁幅の２倍になるまで縮小すると
これ以上縮小できなくなる。この半導体装置は、高集積
化の面ではこの形状が理想的なものであるが、絶縁膜側
壁の幅のばらつきにより第１０図に示すように０．１μ
ｍ以下の幅の狭い隙間２４が生じることがあり、このよ
うな状態でこの上に導電材料を積層し、エツチングによ
り多層配線の上層配線領域を形成する場合、上記のよう
な細い隙間２４に詰まった導電材料はエツチングにより
除去することが困難となり、上層配Ｓ領域のショートを
招きゃすい。

そこで、この半導体装置は、前記導電材料のエツチング
残りを防止するために、下層配線領域形成後、この上に
表面が平坦化するように絶縁膜を積層し、この平坦化の
絶縁膜に高密度下層配線領域へ至る配線接続穴をフォト
リソグラフィ法によって形成し、この穴に導電性材料を
堆積させて接続配線層を形成し、この上に上層配線領域
を形成し多層配線を形成して作製されている。

（ハ）発明が解決しようとする課題 しかしながら、前記平坦化の絶縁膜は、４００から７０
０℃で積層する化学気相成長法（ＣＶＤ法）による酸化
ケイ素（Ｓｔｏｗ）膜が用いられ、この絶縁膜は、導電
層２２の回りにショート防止用に形成する絶縁膜側壁２
３及び絶縁Ｈ２４と同質でありドライエツチングのエツ
チング速度もほぼ同じである。また、第ｔｔｖ！Ｊに示
すようにこの高密度下層配線領域と上層配線領域との接
続穴をこの平坦化の絶縁膜２５を貫通するエツチングに
より形成する場合、この接続穴を開口するエツチングマ
スク２６の位置合わせか下層配線とずれた状態となる場
合がある。この状態で接続穴形成のためのドライエツチ
ングを行うとき、平坦化の絶縁膜２５と導電層２２の回
りの絶縁膜側壁２３及び絶縁膜２４のエッチレートがほ
ぼ同じなので、エッチ後下層配線領域の導電層２２が接
続穴において露出し、接続穴で下層配線領域と上層配線
領域とで配線形成を行う際に下層配線領域に不要な短絡
が生じ、得られる半導体装置の信頼性が低下するという
問題がある。

この発明は、上記問題を解決するためになされたもので
あって、導電材料のエツチング残りがなくかつ導電層を
カバーする絶縁膜に損傷がなく、下層配線領域の不要な
短絡を防止することのできる高集積度の多層配線からな
る半導体装置の製造方法を提供しようとするものである
。

（ニ）課題を解決するための手段 この発明によれば、半導体基板上に、所定パターンの導
電層を形成し、この導電層を導電層間を残して第１の絶
縁膜でカバーし、次いで第１の絶縁膜上及び導電層間を
第１の絶縁膜とは異なるエツチング選択性を有する第２
の絶縁膜でカバーし、この第２の絶縁膜上に所定パター
ンを有するレジスト膜を積層し、上記導電層間を露出さ
すべくエツチングをして接続穴を開口し、この接続穴に
導電性材料を埋込んで導電層間と接続される接続配線層
を形成し、この上に上記接続配線層と接続される上層配
線領域を形成することを特徴とする半導体装置の製造方
法が提供される。

この発明においては、半導体基板上に所定パターンの導
電層を形成し、この導電層を導電層間を残して第１の絶
縁膜でカバーする。この導電層は、例えば１６ＭＤＲＡ
Ｍなどの高記憶容量メモリ、高速、高集積のマイクロプ
ロセッサ、ゲートアレイ等の高集積半導体素子を構成し
この半導体素子に信号を入力するためのものであって、
半導体基板上に、例えば、スパッタ法、ＣＶＤ法等から
適宜選定した方法によって、例えばＷＳ１、高濃度にＰ
をドープした多結晶Ｓｉ等の薄膜を積層し、フォトリソ
グラフィ法によって所定のパターンに形成して用いるこ
とができる。また、この導電層の外形は、断面形状が、
通常幅０．８〜０．６μｍ、膜厚０．３〜０．５μ−で
間隔か、通常０．５〜０．８μ讃のパターンが用いられ
る。

上記第１の絶縁膜は、この導電層を絶縁するためのもの
であって、この導電層の側壁及び上面に、例えばＣＶＤ
法、熱酸化法等によるシリコン酸化膜、ＣＶＤ法による
シリコン窒化膜等を形成して用いることができる。この
第１の絶縁膜の膜厚は、側壁下部が、通常０．２〜０．
４μｍ、上面が、通常０．ｌ〜ＧＪμ園とすることがで
きる。前記導電層間は、半導体基板中に不純物をドーピ
ングしてＮ°型又はＰ°型半導体とするかせずして用い
ることができる。また、この導電層間は、半導体基板上
に第１の絶縁膜でカバーされた所定の膜厚を有する導電
層の間に形成されるため、第１の絶縁膜に対して段差を
有することになる。

この発明においては、次いで第１の絶縁膜上及び導電層
間を第１の絶縁膜とは異なるエツチング選択性を有する
第２の絶縁膜でカバーし、この第２の絶縁膜上に所定パ
ターンを有するレジスト膜を積層し、上記導電層間を露
出さすべくエツチングをして接続穴を開口する。この第
２の絶縁層は、上層配線領域との接続を意図する領域以
外の導電層間の段差部を平坦化するためのものであって
、この平坦化のための第２の絶縁膜のパターン化工程に
おいて上層配線領域との接続を意図する領域に積層され
た第２の絶縁膜を第１の絶縁膜の損傷を起こすことなく
エツチングできる絶縁膜を用いることができ、第１の絶
縁膜と異なるエツチング選択性を有する絶縁膜が適して
いる。

この第２の絶縁膜は、用いる第１の絶縁膜によって適宜
選択して用いられ、具体的には、第１の絶縁膜にＣＶＤ
法又は熱酸化法によるシリコン酸化膜を用いた場合、例
えばシリコン窒化膜等が適し、第１の絶縁膜にＣＶＤ法
によるシリコン窒化膜を用いた場合、例えばＣＶＤ法に
よるシリコン酸化膜が適している。また、この第２の絶
縁膜は、通常Ｑ」〜０．４μ−の膜厚を有するのが適し
ている。

上記接続穴は、上記導電層間（半導体基板の所定領域）
と上層配線領域とを接続する接続配線層を形成するため
のものであって、上層配線領域との接続を意図する領域
の第２の絶縁膜をエツチングして半導体基板に達するよ
うに開口して形成することかできる。この接続穴の外形
は、通常直径０．５〜０．８μ■、深さ０．６〜１．２
μ餓とすることができる。

この発明においては、この接続穴に導電性材料を埋め込
んで導電層間と接続させる接続配線層を形成し、この上
に上記接続配線層と接続される上層配線領域を形成して
半導体装置が製造される。

この導電性材料は、接続配線層を形成するためのもので
あって、例えば高濃度に不純物をドープした多結晶シリ
コン、タングステン、チタン等の高融点金属又はタング
ステンシリサイド、モリブデンシリサイド等の高融点金
属のシリサイド等を用いることができる。

（ホ）作用 第１の絶縁膜と異なるエツチング選択性を有する第２の
絶縁層が、上層配線領域と接続を意図する領域以外の導
電層間の段差部を平坦化し、上層配線領域との接続を意
図する領域に積層された第２の絶縁層をエツチングする
工程で第１の絶縁膜の損傷を防止する。

（へ）実施例 この発明の実施例を図面を用いて説明する。

まず、第１図に示すように、シリコン基板１上に幅０．
６μ段、膜厚０，３μｍの導電ｍ＜高濃度にＰをドープ
した多結晶５ｉ）２を形成し、この側壁面に下方の膜厚
が０．２μｍの側壁５ｉＯｙ膜３、この上面に膜厚０．
３μｍの上面Ｓｉｎ、膜４をＣＶＤ法によって積層し、
所定の導電層間（半導体基板）にイオン注入法によって
Ａｓを高濃度にドーピングして導電型半導体層１′を形
成する。

次に、第２図に示すように、この上に膜厚０．２ｐｔａ
の５ｉＮＩｌ！５をＣＶＤ法によって積層し側壁ＳｉＯ
ｘ膜３の間の狭い段差部を埋め込む。

次に、第３図に示すように、ＳｉＮ膜５の上に所定パタ
ーンのフォトレジスト膜６を形成し、このフォトレジス
ト膜６をマスクにしてＳＥＮを選択的にエツチングでき
るＲＩＥを用いたドライエツチングによってＳｉＮ膜５
に直径０．６μｍの接続穴７を開口する。

次に、フォトレジスト膜６を除去した後、第４図に示す
ように、この上にＣＶＤ法によって高濃度に不純物を拡
紋した多結晶Ｓｉ導電膜８を接続穴７が完全に埋まるよ
うに積層する。

次に、第５図に示すように、多結晶ＳＬ導電膜８をエッ
チバックし、接続穴７内部の多結晶Ｓ＋導電膜８゛を残
し、接続穴７外部の多結晶Ｓｉ導電膜を除去して接続配
線層を形成する。

次に、第６図に示すように、この上にＣＶＤ法によって
ＳｉＯ＊絶縁膜９を積層し、この５ｉｆｔ絶縁膜９の所
定立置にフォトリソグラフィとドライエツチング法によ
って多結晶Ｓｉ導電膜８′と上層配線領域との接続穴を
形成する。この上にＣＶＤ法によってタングステンシリ
サイドと高濃度にＰをドープした多結晶Ｓｉとの積層膜
と５ｉＯｔ膜を順に積層し、フォトリソグラフィとドラ
イエツチング法によって所定パターンの上層配ａ膜１０
及び上面５ｉＯｚ膜１１を形成する。

更にＣＶＤ法によって上層配線膜ｌＯの側壁にＳｉＯ！
絶縁膜（ｉｌｌ壁１２を形成する。

この上に、第７図に示すように、ＣＶＤ法によって再び
ＳｉＮ絶縁膜１３を積層して上層配ｍａｌＯの間に形成
される狭い溝を埋め込み、更に上層（３層目）の配線の
ための接続穴を開口し、その後スパッタ法によってＡｌ
Ｓｉ膜を積層し所定パターンにエツチングして３層目の
配線膜１４を形成し、半導体装置を作製する。

この半導体装置は、歩留まりよく生産が可能であり、１
６ＭＤＲＡＭに相等する集積度と信号処理の高速性を有
しかつ不要な短絡による故障がなく信頼性に優れていた
。

（ト）発明の効果 この発明によれば、導電材料のエツチング残りがなくか
つ導電層をカバーする絶縁膜に損傷がなく、導電層の不
要な短絡を防止することののできる高集積度の多層配線
からなる半導体装置の製造方法を提供することができる
。

また、この発明の方法を用いることにより、超ＬＳＩの
高集積化、高速化に必要な高密度多層配線が形成され、
特に信頼性に優れた１６ＭＤＲＡＭ等の高集積メモリー
素子を高歩留まりで生産することができる。

【図面の簡単な説明】

第１図〜第７図はこの発明の実施例で作製した半導体装
置の製造工程説明図、第８図〜第１２図は、従来の半導
体装置の説明図である。 ｌ・・・・・・シリコン基板、ｌ゛・・・・・・導電型
半導体層、２・・・・・導電層（高濃度にＰをドープし
た多結晶Ｓｉ膜）、 ３・・・・・・側壁Ｓ　１Ｏｘｉｓ　４・・・・・・上
面５ｉｆｔ膜、５・・・・・・ＳｉＮ膜、６・・・・・
・フォトレジスト膜、７・・・・・・接続穴、 ８．８′・・・・・・多結晶Ｓｔ導電膜、９・・・・・
・５ｉＯｔｌｌ絶縁膜、ＩＯ・・・・・・上層配線膜、
１１・・・・・・上面ＳｉＯ＊膜、 ２・・・・・・側壁Ｓ ｉＯ，膜、 ３・・・・・・Ｓ ｉＮ膜、 １４・・・・・・配線膜。 瀉 閃 舅 ６ 茜 笛 閃 第 １ 宵 濱 １２閃

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に、所定パターンの導電層を形成し、
   この導電層を導電層間を残して第１の絶縁膜でカバーし
   、次いで第１の絶縁膜上及び導電層間を第１の絶縁膜と
   は異なるエッチング選択性を有する第２の絶縁膜でカバ
   ーし、この第２の絶縁膜上に所定パターンを有するレジ
   スト膜を積層し、上記導電層間を露出さすべくエッチン
   グをして接続穴を開口し、この接続穴に導電性材料を埋
   込んで導電層間と接続される接続配線層を形成し、この
   上に上記接続配線層と接続される上層配線領域を形成す
   ることを特徴とする半導体装置の製造方法。