JPH03186845A - 半導体集積回路用フオトマスク - Google Patents
半導体集積回路用フオトマスクInfo
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- JPH03186845A JPH03186845A JP1326665A JP32666589A JPH03186845A JP H03186845 A JPH03186845 A JP H03186845A JP 1326665 A JP1326665 A JP 1326665A JP 32666589 A JP32666589 A JP 32666589A JP H03186845 A JPH03186845 A JP H03186845A
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- JP
- Japan
- Prior art keywords
- patterns
- pattern
- photomask
- resist
- conductive film
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000001459 lithography Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 210000002469 basement membrane Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路を製造する時に用いるフォト
マスクに関するものである。
マスクに関するものである。
第３図ｔｃ＋、 （ｄｌに、第３図ｔａｇ、 ｆｂ）ニ
示’を従来ノーｙオドマスクを用いて作製したレジスト
パターンを示す。第３図（ｂｌはフォトマスクの平面図
１．第３図ｆａ）は第３図（ｂｌの■Ａ−Ｉ［＋ＡＭ断
面図、第３図ｆｃｌはフォトレジストパターンの平面図
、第３図ｆｄｌは第３図（Ｃ１のＩＩＴＤ−ＩＩＩＤ線
断面図である。
示’を従来ノーｙオドマスクを用いて作製したレジスト
パターンを示す。第３図（ｂｌはフォトマスクの平面図
１．第３図ｆａ）は第３図（ｂｌの■Ａ−Ｉ［＋ＡＭ断
面図、第３図ｆｃｌはフォトレジストパターンの平面図
、第３図ｆｄｌは第３図（Ｃ１のＩＩＴＤ−ＩＩＩＤ線
断面図である。
第３図において、１はフォトマスク基板、２はクロムパ
ターン、３はレジストパターン、４は導電膜、５は絶縁
膜、６は基板である。
ターン、３はレジストパターン、４は導電膜、５は絶縁
膜、６は基板である。
なお、各図において同様のパターンが２個あるのは、繰
返しパターンであることを意味している。
返しパターンであることを意味している。
次に、従来のフォトマスクを用いたレジストパターンの
形式例について説明する。まず、第４図（ａｌに示すよ
うに、基板６上に絶縁膜５でコンタクトのパターンを形
威した後、導電膜４ （ｉｌ常はＡｌ１Ｓｉやシリサイ
ド膜等の高反射基板が用いられる）を底膜し、その後、
第４図（ｂ）に示すように、フォトレジストパターン３
を形威し、そのフォトレジストパターン３をマスクにし
て導電膜４をエツチングしく第４図（Ｃ）〉、その後フ
ォトレジストパターン３を除去する（第４図（ｄ））。
形式例について説明する。まず、第４図（ａｌに示すよ
うに、基板６上に絶縁膜５でコンタクトのパターンを形
威した後、導電膜４ （ｉｌ常はＡｌ１Ｓｉやシリサイ
ド膜等の高反射基板が用いられる）を底膜し、その後、
第４図（ｂ）に示すように、フォトレジストパターン３
を形威し、そのフォトレジストパターン３をマスクにし
て導電膜４をエツチングしく第４図（Ｃ）〉、その後フ
ォトレジストパターン３を除去する（第４図（ｄ））。
このとき、第３図（ａ）、 ｆｂ）に示すようなフォト
マスクを用いていた。第３図（ｂ）の中心部に示す点線
の矩形パターンハ前工程のコンタクトホールのマスクパ
ターンを示す。
マスクを用いていた。第３図（ｂ）の中心部に示す点線
の矩形パターンハ前工程のコンタクトホールのマスクパ
ターンを示す。
従来のフォトマスクを用いて、上述の工程に従ってレジ
ストパターンを形成した場合、第３図（ｄｌの矢印で示
すように露光の導電膜４からの反射により、レジストパ
ターン３にくびれが生しる（以下、このくびれを「ノツ
チング」という）。レジストパターン３を平面的に見た
場合は第３図（ｅ）に示すようになり、第３図ｆｂ）の
マスクパターン（設計パターン）とは異なった形状のレ
ジストパターンが得られる。なお、第３図（ｄｌの点線
は設計パターンを示す。
ストパターンを形成した場合、第３図（ｄｌの矢印で示
すように露光の導電膜４からの反射により、レジストパ
ターン３にくびれが生しる（以下、このくびれを「ノツ
チング」という）。レジストパターン３を平面的に見た
場合は第３図（ｅ）に示すようになり、第３図ｆｂ）の
マスクパターン（設計パターン）とは異なった形状のレ
ジストパターンが得られる。なお、第３図（ｄｌの点線
は設計パターンを示す。
この場合の問題点を第４図を用いて説明する。
第４図（ｂ）に示すようにレジストパターンの重ね合わ
せが若干ずれた場合、第４図（Ｃ）に示すように、導電
膜４のエツチング時に、本来レジストパターン３と導電
膜４とにより保護されている筈の基板６が領域６′ （
第４図（ｄ））で示すようにダメージを受け、レジスト
３を除去した後もジャンクションリーク等の問題が生し
ることになる。
せが若干ずれた場合、第４図（Ｃ）に示すように、導電
膜４のエツチング時に、本来レジストパターン３と導電
膜４とにより保護されている筈の基板６が領域６′ （
第４図（ｄ））で示すようにダメージを受け、レジスト
３を除去した後もジャンクションリーク等の問題が生し
ることになる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、パターンが微細になった場合に
も、ジャンクションリーク等を生しることなく、導電膜
と基板とが良好にコンタクトを取れるようにレジストパ
ターンを形成できる半導体集積回路用フォトマスクを得
ることにある。
の目的とするところは、パターンが微細になった場合に
も、ジャンクションリーク等を生しることなく、導電膜
と基板とが良好にコンタクトを取れるようにレジストパ
ターンを形成できる半導体集積回路用フォトマスクを得
ることにある。
このような目的を達成するために本発明は、前工程で形
成する下地膜段差に対応するパターンの近傍に予め、設
計パターンとは異なる突起の補助パターンを設けるよう
にしたものである。
成する下地膜段差に対応するパターンの近傍に予め、設
計パターンとは異なる突起の補助パターンを設けるよう
にしたものである。
本発明による半導体集積回路用フォトマスクを用いれば
、導電膜上でのレジストパターン形成時にノツチングの
影響を受けても、設計通りのパターンを得ることができ
る。
、導電膜上でのレジストパターン形成時にノツチングの
影響を受けても、設計通りのパターンを得ることができ
る。
以下、本発明の実施例を図を用いて説明する。
第１図（Ｃ１，（ｄｌに、第１図（８１，（ｂｌに示ず
本発明による半導体集積回路用フォトマスクの一実施例
を用いて作製したレジストパターンを示す。第１図（ｂ
ｌはフォトマスクの平面図、第１図（ａｌは第１図（ｂ
ｌのＩＡ−ＩＡ線断面図、第１図（Ｃ）はフォトレジス
トパターンの平面図、第１図ｆｄｌは第１図（Ｃ１のＩ
ＤＩＤ線断面図である。なお、第１図において第３図と
同一部分又は相当部分には同一符号が付しである。
本発明による半導体集積回路用フォトマスクの一実施例
を用いて作製したレジストパターンを示す。第１図（ｂ
ｌはフォトマスクの平面図、第１図（ａｌは第１図（ｂ
ｌのＩＡ−ＩＡ線断面図、第１図（Ｃ）はフォトレジス
トパターンの平面図、第１図ｆｄｌは第１図（Ｃ１のＩ
ＤＩＤ線断面図である。なお、第１図において第３図と
同一部分又は相当部分には同一符号が付しである。
第２図は本発明による半導体集積回路用フォトマスクの
一実施例を用いたレジストパターン形成例を示す断面図
であり、第４図と異なる点は、第２図（ｂ）、第２図（
Ｃ１で示すレジストパターン３の形状であり、重ね合わ
せずれが生じた場合においても、下地膜からの反射光の
影響によるノツチングでのパターンのくびれがなく、導
電膜４のエツチングにおいて基板６にダメージを与える
ことがない。
一実施例を用いたレジストパターン形成例を示す断面図
であり、第４図と異なる点は、第２図（ｂ）、第２図（
Ｃ１で示すレジストパターン３の形状であり、重ね合わ
せずれが生じた場合においても、下地膜からの反射光の
影響によるノツチングでのパターンのくびれがなく、導
電膜４のエツチングにおいて基板６にダメージを与える
ことがない。
次に、第２図に示すようなレジストパターン３の形成が
いかにすれば可能であるかを第１図を用いて説明する。
いかにすれば可能であるかを第１図を用いて説明する。
第１図のフォトマスクの形状が第３図と異なる点は、第
１図（ｂｌのフォトマスクバクーンで示すように、前工
程のコンタクトホールパターンの近傍に４５度の突起パ
ターンを設けたことである。第１図ｆｂ）に示すような
フォトマスクを用いてレジストパターンを形成すると、
段差を有し且つレジストが導電膜上に存在する場合、第
１図（Ｃ１に示すように、転写されたレジストパターン
３は、第３図（Ｃ１に示すようなくびれ（細り）がなく
、設計パターンに近いレジストパターンが得られる。な
お、第１図Ｆｄｌの点線は設計パターンを示す。
１図（ｂｌのフォトマスクバクーンで示すように、前工
程のコンタクトホールパターンの近傍に４５度の突起パ
ターンを設けたことである。第１図ｆｂ）に示すような
フォトマスクを用いてレジストパターンを形成すると、
段差を有し且つレジストが導電膜上に存在する場合、第
１図（Ｃ１に示すように、転写されたレジストパターン
３は、第３図（Ｃ１に示すようなくびれ（細り）がなく
、設計パターンに近いレジストパターンが得られる。な
お、第１図Ｆｄｌの点線は設計パターンを示す。
半導体集積回路の集積度が向上し、パターンが微細にな
ると、第１図（ｂｌに示す分離幅Ａについては通常、そ
のデバイスの最小設計ルールを用いることが多く、解像
限界に近い場合がある。本実施例のようにフォトマスク
に突起パターンを設けると、分離幅Ｂは解像限界を下回
る場合があり得るが、分離幅の領域が極小であり且つ下
地膜からの反射光の影響を加味すると分離は可能となる
。
ると、第１図（ｂｌに示す分離幅Ａについては通常、そ
のデバイスの最小設計ルールを用いることが多く、解像
限界に近い場合がある。本実施例のようにフォトマスク
に突起パターンを設けると、分離幅Ｂは解像限界を下回
る場合があり得るが、分離幅の領域が極小であり且つ下
地膜からの反射光の影響を加味すると分離は可能となる
。
なお、上記実施例ではフォトマスク上に４５度の突起パ
ターンを設けたが、突起パターンの形状は転写時のレジ
ストパターンの分離が可能な限り任意の形状でよい。
ターンを設けたが、突起パターンの形状は転写時のレジ
ストパターンの分離が可能な限り任意の形状でよい。
また、本実施例を用いたレジストパターンの形成例では
、レジストの下地１１１δこ導電膜を敷いているが、絶
縁膜でもよく、ノツチングの影響を受は易い段差形状お
よび下地膜であれば、いかなる下地構造でもよい。
、レジストの下地１１１δこ導電膜を敷いているが、絶
縁膜でもよく、ノツチングの影響を受は易い段差形状お
よび下地膜であれば、いかなる下地構造でもよい。
以上説明したように本発明は、フォトマスクパターンに
ノツチング防止用の補助パターンを設けたことにより、
リソグラフィの余裕度が小さい場合においても、設計パ
ターンに近いレジストパターンが得られ、ジャンクショ
ンリーク等のないデバイスを作れる効果がある。
ノツチング防止用の補助パターンを設けたことにより、
リソグラフィの余裕度が小さい場合においても、設計パ
ターンに近いレジストパターンが得られ、ジャンクショ
ンリーク等のないデバイスを作れる効果がある。
第１図（δ）および（ｂｌは本発明による半導体集積回
路用フォトマスクの一実施例を示す断面図および平面図
、第１図ＦＣ＋および（ｄｉは第１図（ａｌ、 （ｂｌ
のフォトマスクを用いた場合のレジストパターン形成例
を示す平面図および断面図、第２図は第１図（ａ）。 （ｂｌのフォトマスクを用いて作製した導電膜のパター
ンを示す断面図、第３図（ａ）および（ｂｌは従来のフ
ォトマスクを示す断面図および平面図、第３図（Ｃ１お
よび（ｄ）は第３図（２３）、 （ｂ）のフォトマスク
を用いた場合のレジストパターン形成例を示す平面図お
よび断面図、第４図は第３図ｔａ＋、 ［ｂ）のフォト
マスクを用いて作製した導電膜のパターンを示す断面図
である。 １・・・フォトマスク基板、２・・・クロムパターン、
３・・・レジストパターン、４・・・導電膜、５・・・
絶縁膜、６・・・基板。
路用フォトマスクの一実施例を示す断面図および平面図
、第１図ＦＣ＋および（ｄｉは第１図（ａｌ、 （ｂｌ
のフォトマスクを用いた場合のレジストパターン形成例
を示す平面図および断面図、第２図は第１図（ａ）。 （ｂｌのフォトマスクを用いて作製した導電膜のパター
ンを示す断面図、第３図（ａ）および（ｂｌは従来のフ
ォトマスクを示す断面図および平面図、第３図（Ｃ１お
よび（ｄ）は第３図（２３）、 （ｂ）のフォトマスク
を用いた場合のレジストパターン形成例を示す平面図お
よび断面図、第４図は第３図ｔａ＋、 ［ｂ）のフォト
マスクを用いて作製した導電膜のパターンを示す断面図
である。 １・・・フォトマスク基板、２・・・クロムパターン、
３・・・レジストパターン、４・・・導電膜、５・・・
絶縁膜、６・・・基板。
Claims (1)
- 前工程で形成する下地膜段差に対応するパターンの近
傍に予め、設計パターンとは異なる突起の補助パターン
を設けたことを特徴とする半導体集積回路用フォトマス
ク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326665A JPH03186845A (ja) | 1989-12-15 | 1989-12-15 | 半導体集積回路用フオトマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326665A JPH03186845A (ja) | 1989-12-15 | 1989-12-15 | 半導体集積回路用フオトマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03186845A true JPH03186845A (ja) | 1991-08-14 |
Family
ID=18190299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326665A Pending JPH03186845A (ja) | 1989-12-15 | 1989-12-15 | 半導体集積回路用フオトマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03186845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219206A (ja) * | 1993-11-15 | 1995-08-18 | Hyundai Electron Ind Co Ltd | フォトマスク |
| JPH0844040A (ja) * | 1994-03-11 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 露光マスク |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208049A (ja) * | 1985-03-12 | 1986-09-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62143052A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | マスク |
-
1989
- 1989-12-15 JP JP1326665A patent/JPH03186845A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208049A (ja) * | 1985-03-12 | 1986-09-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62143052A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | マスク |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219206A (ja) * | 1993-11-15 | 1995-08-18 | Hyundai Electron Ind Co Ltd | フォトマスク |
| JPH0844040A (ja) * | 1994-03-11 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 露光マスク |
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