JPH03186758A - 半導体集積回路の絶縁膜欠陥検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、電話交換機加入者線インタフェース回路等に
用いられる高耐圧回路及び低耐圧用アナログ回路を１チ
ツプ化した半導体基板を、フローティング電位状懸下で
用いる場合の誘電体分離構造の半導体集積回路において
、その素子分離用絶縁膜の欠陥を検出するための絶縁膜
欠陥検出方法に関するものである。

（従来の技術） 従来、例えば半導体化された加入者線インタフェース回
路は、第２図のブロック図に示すように、２チツプ構成
であった。

この加入者線インタフェース回路では、耐圧３００〜４
００Ｖを必要とする高耐圧回路である高耐圧スイツチ回
路１０と、耐圧６０Ｖ程度でよい低耐圧用のアナログ回
路２０とが、シリコン基板不純物濃度及び製造条件が一
致しないため、各々個別チップで構成されていた。

ここで、高耐圧スイツチ回路１０は、通信回線接続用の
端子１１ａ、１１ｂ、アナログ回路接続用の端子１２ａ
、１２ｂ、及び交流高電圧印加用の高電圧端子１３を有
し、その端子’１１８．１１ｂと１２８．１２ｂの間に
通話電流伝送用のスイッチ１４か接続されている。さら
に、端子１１ａ。

１１ｂと高電圧端子１３との間には、呼出し信号送出用
の高電圧スイッチ１５が接続され、その高電圧スイッチ
１５と前記スイッチ１４か、駆動回路１６によりオン、
オフ動作する構成になっている。端子１１ａ、１１ｂに
は、通信回線４０ａ。

／Ｊｏｂを介して加入者側電話機４１が接続され、さら
に高電圧端子１３には、加入者側電話機４１の呼出し信
号である約７５Ｖｒ、ｍ、ｓ　、１６Ｈ２の交流高電圧
信号Ｓが印加される。

アナログ回路２０は、給電回路及び信号伝送回路として
の機能を有し、高耐圧スイツチ回路接続用の入力端子２
１ａ、２１ｂ、受信用入力端子２２ａ、２２ｂ、出力端
子２３、直流電圧ＶＣＣ用端子２４、出力トランジスタ
用端子２５ａ、２５ｂ、２６ａ、２６ｂ等の複数の端子
を有している。

出力端子２３及び端子２４には、レベル変換インタフェ
ース回路２７が接続され、ざらにその回路２７に、駆動
回路２８．２９、カレントミラー回路３０，３Ｌ加算器
３２、受信用の差動増幅器３３、及び受信用のトランジ
スタ３４が接続されている。入力端子２１ａ、２１ｂは
、高耐圧スイツチ回路１０の端子’１２ａ、１２ｂに接
続され、さらに端子２５ａ、２５ｂと２６ａ、２６ｂに
は、出力トランジスタ４２と４３がそれぞれ接続される
。

この加入者線インタフェース回路では、端子１２ａと１
２ｂの電圧情報が、カレントミラー回路３０．３１及び
７′ＪＤ算器３２を介してレベル変換インタフェース回
路２７に伝達されることにより、そのレベル変換インタ
フェース回路２７の出力によって駆動回路２８．２９が
駆動され、出力トランジスタ４２．４３がオン状態とな
る。電話機４１をオフフックすると、通話電流は、グラ
ンドＧ→出力トランジスタ４３→端子１２ｂ→スイッチ
１４→端子１１ａ→通信回線４０ｂ→電話機４１→通信
回線４０ａ−＋端子１１ｂ→スイッチ１４→端子１２ａ
→出力トランジスタ４２→電源Ｖｂｂの経路を流れ、例
えばダイヤルパルス受信待機状態になる。この状態で、
電話機４］の例えばダイヤルを回すと、電話機接点がブ
レーク、メークを繰り返し、電流か断続することにより
、ダイヤルパルスか送出される。送出されたダイヤルパ
ルスは、スイッチ１４、カレントミラー回路３０，３１
、及び加ｎ器３２を介してレベル変換インタフェース回
路２７へ送られ、そのレベル変換インタフェース回路２
７でｉｔ　１　Ｔ！、“Ｏ″の論理信号に変換された後
、その変換結果が出力端子２３から出力される。

この種の加入者線インタフェース回路では、製造終了後
に、機能試験や直流試験等を行って半導体集積回路内の
欠陥の有無を検査している。

（発明が解決しようとする課題〉 しかしながら、従来の技術では、次のような課題があっ
た。

従来の例えばカロ入者線インタフェース回路では、高耐
圧スイツチ回路１０とアナログ回路２０を各々個別チッ
プで構成している。しかし、半導体製造技術が進歩し、 ｉ〉　例えば、耐圧３００〜４００Ｖを得るための基板
の不純物濃度を部分的に制御して耐圧６０Ｖ級素子の最
適化もできる補償拡散技術により、不純物濃度制御技術
が向上してきたこと、ｉｉ〉　　例えば、耐圧３００〜
４００Ｖを得るための分離島の深さと、耐圧６０Ｖ級素
子を得るための分離島の深さを、独立に形成して無駄の
ない素子領域を形成し、チップサイズの最小化を図る加
工技術により、誘電体分離加工技術が向上してきたこと
、 ｉｉｉ　）　　デバイスパラメータの最適化設計が行な
われ、設計技術も進歩してきたこと、 などの理由により、高耐圧スイツチ回路１０とアナログ
回路２０の１チツプ化が可能になってきた。

ところが、１チツプ化した場合、高耐圧スィッチ１５に
は、高電圧端子１３を介して、加入者側電話機４１の呼
出し信号である約７５ｙｒ、ｍ、ｓ。

１６Ｈ２の交流高電圧信号Ｓが常時印加されている。そ
のため、高電圧端子１３に接続されている集積回路内の
素子絶縁膜に欠陥かあり、基板と短絡している場合には
、大振幅信号が基板を通してアナログ回路２０側へ流れ
、レベル変換インタフェース回路２７、駆動回路２８，
２９、カレントミラー回路３０，３１、差動増幅器３３
及びトランジスタ３４等を構成する素子に大きな誘導電
圧を発生させる。この回路動作を損ねる大きな誘導電圧
は、アナログ回路２０中の特に信号伝送機能の信号を歪
ませてしまうため、交換機の通話品質を大きく変化させ
てしまう。しかし、従来の製品完成後の機能試験や直流
試験等の欠陥検出方法では、前記のような集積回路内素
子絶縁膜の欠陥を的確に検出することかできなかった。

本発明は前記従来技術が持っていた課題として、高耐圧
回路とアナログ回路とを１チツプ化した場合、集積回路
内の素子絶縁膜に欠陥があっても、それを的確に検出す
ることができなかった点について解決した誘電体分離半
導体集積回路の絶縁膜欠陥検出方法を提供するものであ
る。

（課題を解決するための手段〉 前記課題を解決するために、第１の発明は、高電圧端子
を有する高耐圧回路と、入力端子、出力端子及び他の端
子を有する低耐圧用のアナログ回路とが、絶縁膜からな
る誘電体で分離されて、フローティング電位状懸下で使
用される半導体基板に一体形成された１チップｍ造の誘
電体分離半導体集積回路において、前記出力端子及び他
の端子を共通接続し、検査用の交流高電圧信号を前記高
電圧端子に印加して前記共通接続箇所に現われる前記交
流高電圧信号の漏れ電圧を測定するようにしたものであ
る。

第２の発明では、第１の発明の誘電体分離半導体集積回
路において、前記アナログ回路を定常動作状態にしてお
き、検査用の交流高電圧信号を前記高電圧端子に印加す
ると共に、交流信号を前記入力端子に印加して前記出力
端子の信号対雑音比（以下、Ｓ／Ｎ比という）を測定す
るようにしたものである。

（作　用） 第１の発明によれば、以上のように絶縁膜欠陥検出方法
を構成したので、集積回路内の素子絶縁膜に欠陥がある
と、印加された交流高電圧信号は、その欠陥箇所を通っ
て基板内に漏れ出す。漏れ出した信号は、基板内を通っ
てアナログ回路側へ流れ、共通接続箇所で、漏れ成分出
力か高められ、その出力が測定される。これにより、絶
縁膜欠陥の有無の検出が行える。

第２の発明では、第１の発明と同様に、絶縁膜欠陥があ
ると、印加された交流高電圧信号がその欠陥箇所を通っ
て基板内に漏れ出す。漏れ出した信号は、基板内を通っ
てアナログ回路側へ流れ、入力された交流信号に対して
誘導歪みを生じさせる。そこで、出力端子のＳ／Ｎ比を
測定すれば、入力された交流信号が漏れ信号によって誘
導歪みを受けているか否かの検出、つまり絶縁膜欠陥の
有無の検出か行える。

従って、前記課題を解決できるのである。

（実施例） 本発明の実施例では、従来の第２図に示す２デツプ構成
の加入者線インタフェース回路を、例えば第３図のよう
に１チツプ構成にした加入者線インタフェース回路に対
し、その絶縁膜欠陥を検出する方法について説明する。

第３図は、１チツプ構成の加入者線インタフェース回路
のブロック図であり、従来の第２図中の要素と共通の要
素には共通の符号が付されている。

この加入者線インタフェース回路では、第２図の高耐圧
スイツチ回路１０と同一回路構成の高耐圧スイツチ回路
１０Ａと、同じく第２図のアナログ回路２０と同一回路
構成のアナログ回路２０Ａとが、同一の半導体基板（例
えば、ポリシリコン基板）に形成されている。なあ、第
３図中の破線の矢印は、ポリシリコン基板中を流れる漏
れ電流経路を示している。

第１図（ａ）、（ｂ）は、本発明の第１．第２の実施例
を示す絶縁膜欠陥検出方法の説明図である。そのうち、
第１の実施例を示す第１図（ａ）の集積回路断面図にお
いて、７０−ティング電位状懸下で使用されるポリン１
ノコン基板５０には、第３図の高耐圧スイツチ回路１０
Ａ及びアナログ回路２ＯＡが形成されている。

高電圧スイッチ回路１０Ａを構成する各素子は、酸化膜
等の素子分離用絶縁膜５１で分離された分離島５５〜５
７内にそれぞれ形成されている。分離島５２〜５４のう
ち、例えば分離島５３は、それを分離する絶縁膜５１箇
所にキャパシタ５３ａか形成されると共に、該分離島５
３内に形成された不純物領域箇所の接合５３ｂを介して
基板表面の配線１７に接続されている。この配線１７に
は、被検査端子である高電圧端子１３が接続されている
。

同様に、アナログ回路２ＯＡを構成する各素子は、絶縁
膜５１で分離された分離島５５〜５７内にそれぞれ形成
されている。各分離島５５〜５７の絶縁膜５１箇所には
キャパシタ５５ａ〜５７ａが形成されている。また、各
分Ｍ島５５〜５７は、その中に形成された不純物領域箇
所の接合５５ｂ〜５７ｂを介して、端子２４．２２ａ、
２１ａ。

２３にそれぞれ接続されている。ここで、端子２４は直
流電圧Ｖｃｃ用の端子、端子２２ａは受信用入力端子、
端子２１ａは高耐圧スイツチ回路接続用の入力端子、端
子２３は出力端子である。

先ず、絶縁膜欠陥の検出を行なう場合、被検査端子であ
る高電圧端子１３に、電圧約７５Ｖｒ、ｍ。

Ｓ、周波数１０〜１００Ｈ２の交流高電圧信＠Ｓを印加
すると共に、端子２４．２２ａ、２１ａ。

２３を全て共通接続して電圧計６０に接続する。

ここで、高電圧端子１３と配線１７によって導通してい
る部分に、絶縁膜欠陥５１ａまたは５１ｂが存在する場
合、交流高電圧信号Ｓは、はとんと減衰することなく、
ポリシリコン基板５０へ漏れ出すことになる。この減衰
しない交流高電圧信号Ｓは、第１図（ａ）の破線矢印で
示すように、キャパシタ５５ａ、５６ａ、５７ａ→分離
島５５゜５６．５７→接合５５ｂ、５６ｂ、５７ｂ→端
子２４．２２ａ、２１ａ、２３を通って共通接続箇所に
、絶縁膜欠陥有の時の出力波形Ｓ１、つまり共通接続し
たことによる出力和電圧となって現われる。そのため、
出力波形Ｓ１を電圧計６０で測定することにより、絶縁
膜欠陥５１ａまたは５１ｂのイｊ無を判定することがで
きる。

これに対して絶縁膜欠陥５１ａ、５１ｂか無い場合、交
流高電圧信ｇＳは、高電圧端子１３→配線１７→接合５
３ｂ→分離島５３→キャパシタ５３ａの経路を通る。そ
のため、ポリシリコン基板５０の電位は、減衰した交流
高電圧信号３ａのように極めて小振幅となり、これが第
１図（ａ＞の破線矢印で示すように、それぞれキャパシ
タ５５ａ、５６ａ、５７ａ→分離島５５．５６，５７→
接合５５ｂ、５６ｂ、５７ｂ−＋端子２４．２２ａ。

２１８．２３を通って共通接続箇所に伝達される。

これにより、電圧計６０の測定電圧は、絶縁膜欠陥有の
時の出力波形Ｓ１より小ざい、絶縁膜欠陥無しの時の出
力波形Ｓ１ａとなるので、絶縁膜欠陥５１ａ、５１ｂの
有無の判定ができる。

第１図（ｂ）は、第２の実施例を示す集積回路断面図で
ある。

この集積回路断面は、第１図（ａ）と同一であるが、絶
縁膜欠陥５１ａ、５１ｂの検出方法が異なっている。即
ち、アナログ回路２ＯＡの出力端子２３にＳ／Ｎ比測定
器６１を接続すると共に、端子２４には、バイアス用の
直流電圧Ｖｃｃを印加して該アナログ回路２ＯＡを定常
動作状態にする。さらに、被検査端子である高電圧端子
１３に、電圧約７５Ｖｒ、ｍ、ｓ、周波数１０〜１００
Ｈ１の交流高電圧信号Ｓを印加すると共に、アナログ回
路２ＯＡの入力端子２１ａには、例えば周波数１０２０
口Ｚ１人カレベル−４０ｄＢｍ　〜−５０ｄＢｍからな
る音声帯域の交流信号Ｓ−１を入力する。

ここで、高電圧端子１３と配線１７によって導通してい
る部分に、絶縁膜欠陥５１ａまたは５１ｂが存在する場
合、交流高電圧信号Ｓは、はとんど減衰することなく、
ポリシリコン基板５０へ漏れ出すことになる。この減衰
しない交流高電圧信Ｈ３は、それぞれキャパシタ５５ａ
、５６ａ、５７ａ−＋分離島５５．５６．５７→接合５
５ｂ、　５６ｂ、５７ｂの経路をたどって、その接合５
５ｂ。

５６ｂ、５７ｂにかかつている定常バイアス状態を大き
く乱してしまう。そのため、入力端子２１ａに印加され
た交流信号Ｓ−１による入力波形Ｓｎは、接合５５ｂ、
５６ｂ、５７ｂにより形成されるトランジスタ等ｌこで
歪みを受け、出力端子２３に、絶縁膜欠陥有の時の歪ん
だ出力波形Ｓ１１となって現われる。そこで、この出力
波形Ｓ１１をＳ／Ｎ比測定器６１で測定することにより
、絶縁膜欠陥５１ａまたは５１ｂの有無の判定ができる
。

これに対して絶縁膜欠陥５１ａまたは５１ｂが無い場合
、交流高電圧信号Ｓは、高電圧端子１３→配線１７→接
合５３ｂ→分離島５３→キャパシタ５３ａのルートを通
る。そのため、ポリシリコン基板５０の電位は、減衰し
た交流信号Ｓａのように、極めて小振幅（交流高電圧信
号Ｓに対して約４０ｄＢ以上減衰〉となり、これがそれ
ぞれキャパシタ５５ａ、５６ａ、５７ａ→分離島５５゜
５６．５７→接合５５ｂ、５６ｂ、５７ｂに印加される
。ところが、誘起される電圧振幅がざらに小さくなって
いるため（減衰した交流信号３ａの波形に対して約４０
ｄＢ以上減衰、即ち交流高電圧信号Ｓに対しては８０ｄ
Ｂ以上減衰）、接合５５ｂ、５６ｂ、５７ｂのバイアス
状態を乱すことにはならないので、良好なＳ／Ｎ比を得
ることができ、それによって絶縁膜欠陥５１ａ、５１ｂ
の有無をｉす定することができる。

以上のように、第１および第２の実施例では、次のよう
な利点を有している。

（ａ＞　　第１の実施例では、端子２４，２２ａ。

２１ａ、２３を共通接続することにより、交流高電圧信
＠Ｓの漏れ成分出力を高めてそれを電圧計６０にて測定
しているので、絶縁膜欠陥５１ａ。

５１ｂの有無を精度良く検出できる。

（ｂ）　　第２の実施例では、アナログ回路２ＯＡを定
常動作状態にしておき、交流高電圧信号Ｓを入力し、入
力端子２１ａから入力した音声帯域の交流信号Ｓ−１が
出力端子２３において、交流高電圧信ｇ３による誘導に
よって歪みを受けているか否か、つまりＳ／Ｎ比をＳ／
Ｎ比測定器６１で測定しているので、定常動作状態にお
ける絶縁膜欠陥５１ａ、５１ｂの有無を的確に検出でき
る。

（ｃ）　　前記（ａ＞、（ｂ）の利点を有するため、従
来、は能試験や直流試験等では検出が不可能であった絶
縁膜欠陥５１ａ、５１ｂを、集積回路単体で電気的に検
出することができる。そのため、絶縁膜欠陥５１ａ、５
１ｂを、集積回路製造後の選別段階において不良品とし
て除去できる。

例えば、分離島間耐圧について考えてみると、分離島絶
縁膜５１が厚み１．５μｍの酸化膜の場合、この耐圧は
１，２００Ｖとなる。そして、この酸化膜が直列に接続
されているのと等価な第１図の分離島間耐圧は、２，４
００か得られることになるが、もし絶縁膜欠陥があれば
、その耐圧が半減してしまう。よって、本実施例の絶縁
膜欠陥検出方法を用いれば、充分に耐圧マージンのある
製品を選別することができる。

（ｄ）　　前記（Ｃ）のように、集積回路内の素子絶縁
膜欠陥を検出できるため、集積回路の製品としての品質
を高めることができる。従って、この集積回路を搭載す
る装置の組立て製造工程の歩留が向上すると共に、交換
機の通話品質（例えば、Ｓ／Ｎ比）を向上させることが
できる。

なお、本発明は図示の実施例に限定されず、例えば高電
圧端子１３以外の端子を被検査端子としたり、第１図（
ａ）の端子２４．２２ａ、２１ａ。

２３以外の端子を共通接続して出力波形を測定したり、
第１図（ｂ）の出力端子２３以外の端子のＳ／Ｎ比を測
定したりしてもよい。ざらに、上記実施例では、加入者
線インタフェース回路の欠陥検出方法について説明した
が、例えば信号処理回路と半導体リレーのモノリシック
集積回路等のような他の１チツプ集積回路の欠陥検出に
も、本チ明を適用できる。

（発明の効果〉 以上詳細に説明したように、第１の発明によｔば、出力
端子及び他の端子を共通接続することにより、印加した
交流高電圧信号の漏れ成分出力力大きく現われ、それを
測定することにより、集程回路内の絶縁膜欠陥の有無を
精度良く検出することができる。

また、第２の発明によれば、アナログ回路を笈常動作状
態にしておき、そのアナログ回路の出大端子において、
入力した交流信０が交流高電圧信号によって誘導歪みを
受けているか否か（つま吃Ｓ／Ｎ比）を測定するように
したので、定常勤イ１状懸下での絶縁膜欠陥の有無を的
確に検出することかできる。

従って、集積回路製造後において不良品を除込てき、集
積回路製品の品質の向上と、装置組立て製造工程の歩留
が向上する。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の実施例を示す絶縁膜欠
陥検出方法を説明するための半導体集積回路の断面図、
第２図は従来の加入者線インタフェース回路のブロック
図、第３図は本発明の実施例を示す加入者線インタフェ
ース回路のブロック図である。 １０Ａ・・・・・・高電圧スイッチ回路、１３・・・・
・・高電圧端子、１５・・・・・・高電圧スイッチ、２
ＯＡ・・・・・・アナログ回路、２１ａ、２１ｂ・・・
・・・入力端子、２２ａ、２２ｂ・・・・・・受信用入
力端子、２３・・・・・・出力端子、２４・・・・・・
端子、５０・・・・・・ポリシリコン基板、５１・・・
・・・絶縁膜、５１ａ、５１ｂ・・・・・・絶縁膜欠陥
、５２〜５７・・・・・・分離島、６０・・・・・・電
圧計、６１・・・・・・Ｓ／Ｎ比測定器、Ｓ・・・・・
・交流高電圧信号、Ｓ−１・・・・・・交流信号。

Claims (1)

1. 【特許請求の範囲】 １、交流高電圧印加用の高電圧端子を有する高耐圧回路
   と、 前記高耐圧回路に接続された交流信号用の入力端子、信
   号処理結果を出力する交流信号用の出力端子、及び他の
   端子を有する低耐圧用のアナログ回路とが、 絶縁膜からなる誘電体で分離されて、フローティング電
   位状懸下で使用される半導体基板に一体形成された誘電
   体分離半導体集積回路において、前記出力端子及び他の
   端子を共通接続し、検査用の交流高電圧信号を前記高電
   圧端子に印加して前記共通接続箇所に現われる前記交流
   高電圧信号の漏れ電圧を測定することを特徴とする誘電
   体分離半導体集積回路の絶縁膜欠陥検出方法。 ２、請求項１記載の誘電体分離半導体集積回路において
   、 前記アナログ回路を定常動作状態にしておき、検査用の
   交流高電圧信号を前記高電圧端子に印加すると共に、交
   流信号を前記入力端子に印加して前記出力端子の信号対
   雑音比を測定することを特徴とする誘電体分離半導体集
   積回路の絶縁膜欠陥検出方法。