JPH03184476A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ワークステーション、ＤＴＰ、パーソナルコ
ンピューター等のフォントデータ、イメージデータや、
通信用データ等を処理するデータ処理装置に関するもの
である。

従来の技術 近年、ワークステーション、ＤＴＰ１パーソナルコンピ
ューター等において、またデータ通信等において、扱わ
れるデータは、益々大きくなり、処理速度向上が要求さ
れている。それに応えるために、高速のマイクロプロセ
ッサや独自の高速化ハードウェアを用いて、−層の高速
化を図っている。

以下、従来のデータ処理装置について説明する。

第４図は、従来のデータ処理装置の一例を示すものであ
り、ここで扱われるデータは、Ｏ又は１のビット列ごと
に、１６ビツトのデータで第５図に示すように上位１ビ
ツトでＯか１かの値を、下位１５ビツトでそのビット列
の長さを表した形をしている。例えば、第６図に示すよ
うなデータは、１６進数で８００５Ｈ，０Ｏ０６Ｈ，８
００７Ｈという３つの情報で表されている。

第４図において、２１はバスマスク、２２は１６ビツト
のシフトレジスタである。２３はバスマスタ２１からデ
ータが前記ビット列ごとに書き込まれるライトデータカ
ウンタで、前記ビット列に関する２値信号を信号１２７
に出力し、内部カウンタによってシフトレジスタ２２が
ビットシフトした回数をカウントしてその回数が前記ビ
ット列の長さの値に達するとカウントイネーブル信号を
信号線２８に出力する。２４はデータイネーブル発生回
路で、内部カウンタを持ち、その内部カウンタによって
シフトレジスタ２２がビットシフトした回数をカウント
し、その回数が１６になるとデータイネーブル信号を信
号線２９に、カウントストップ信号を信号線３０に出力
する。２５は信号線３１に一定周期のクロックを送るク
ロック発生回路である。２６はデータバスでバスマスタ
２１とシフトレジスタ２２およびライトデータカウンタ
２３との間のデータのやり取りに使われる。

以上のように構成された従来のデータ処理装置について
、以下その動作を説明する。

簡単のため、上述した第６図に示したデータを変換する
動作を説明する。　先ず、バスマスタ２１から８００５
Ｈがライトデータカウンタ２３に書き込まれる。次に、
シフトレジスタ２２が下位ビットから上位ビットの方向
へ１ビツトシフトすると同時に、ライトデータカウンタ
２３からのデータ信号により、シフトレジスタ２２の最
下位ビットに１が書き込まれる。この時、ライトデータ
カウンタ２３及びデータイネーブル発生回路２４の内部
カウンタがそれぞれ１をカウントする。以上のように、
シフトレジスタ２２がビットシフトを行って、ライトデ
ータカウンタ２３の内部カウンタがこのデータのビット
長の値と同数の５回カウントを行うと、カウントイネー
ブル信号によって、シフトレジスタ２２とデータイネー
ブル発生回路２４の動作が止まり、バスマスタ２１がラ
イトデータカウンタ２３に新たなデータ０Ｏ０６Ｈを書
き込むと同時に、その内部カウンタのカウント回数をＯ
に初期化する。同様にして、８００５Ｈに続いて０Ｏ０
６Ｈがシフトレジスタ２２に書き込まれた後、８００７
Ｈがシフトレジスタ２２に５ビット分書き込まれたとき
、データイネーブル発生回路２４がその内部カウンタが
１６回カウントしたことによりデータイネーブル信号と
カウントストップ信号を出力する。シフトレジスタ２２
とライトデータカウンタ２３はカウントストップ信号に
より動作を止め、バスマスタ２１はデータイネーブル信
号によりデータバス２６を通してシフトレジスタ２２に
書き込まれた１６ビツトのデータを読みだし、再びシフ
トレジスタ２２、ライトデータカウンタ２３及びデータ
イネーブル発生回路２４は動作を始める。

以上の動作を繰り返すことによって、Ｏ又は１のビット
列の組み合わせからなるデータでそのビット列ごとにそ
の値とその長さの情報を有する形に変換された入力デー
タを、変換前のＯ又は１のビット列の組み合わせからな
るデータに再変換することができる。

発明が解決しようとする課題 しかしながら前記従来の構成では、データをレジスタに
書き込む際にビット単位の取扱いを行わなくてはならず
、動作速度が遅いという問題点を有している。

課題を解決するための手段 本発明は前記課題を解決するため、 複数のビットに同時に書き込みを行うことができるレジ
スタと、 前記入力データの長さの情報に応じて前記レジスタの第
１アドレスを指定するＭｌアドレス指定手段と、 前記入力データの長さの情報と前記第１アドレスに応じ
て前記レジスタの第２アドレスを指定する第２アドレス
指定手段と、 前記第１アドレスと前記第２アドレスによって前記レジ
スタの領域を指定し、その領域を書き込み可能な状態に
する手段と、 前記入力データの値の情報に応じて前記領域に同時に書
き込みを行う書き込み手段と を有する。

作用 本発明は、前記した構成により、 ０又は１のビット列の組み合わせからなるデータがその
ビット列ごとにその値とその長さの情報を有する形に変
換された入力データが、前記ビット列ごとに所定の長さ
のレジスタを有するレジスタ群に順次書き込まれ、その
後、Ｏ又は１のビット列の組合せからなり所定の長さを
持ったデータとして、適時読み出される。

実施例 第１図は、本発明の一実施例におけるデータ処理装置を
使った画像処理装置のブロック図である。

尚、この画像処理装置が取り扱う画像データは、白（０
で表す〉又は黒（１で表す）の２値を持ち、１本の水平
ラインの総ビット数は３２ビツトであって、第３図に示
すように、白１７ビツト、黒１５ビットからなるとする
。

第１図において、１はこの回路の内部コントロール信号
発生用のクロック発生回路、２は１６ビツトのレジスタ
３および４からなり各ビットにＯから３１の連続したア
ドレスを持つレジスタ群、５はスタートポインタセット
信号を信号線１６に・、ライト信号を信号線１８に出力
するライト信号発生回路、６は内部に加算器を有し、バ
スマスタからの命令でクリヤ信号を信号線１２に出力し
、また、バスマスタから画像データを受は取るとスター
トポインタを信号線１３に出力するライトスタートポイ
ンタ、７は内部に加算器を持ちその加算器によって計算
されたエンドポインタを信号線１４に、バスマスタから
の画像データに基づいた２値信号を信号線１５に出力す
るライトエンドポインタ、８はレジスタ群２に前記１本
の水平ラインの画像データが書き込まれた後、バスマス
クの命令によりレジスタ３、および４の順番に指定し、
バスマスクにレジスタ３および４に書き込まれているデ
ータを順次出力するセレクタ、９はデータバスである。

第２図において、Ａは初期化命令、Ｂはエンドポインタ
セット信号、Ｃは入力データ、Ｄは入力データに基づい
た２値信号、Ｅはスタートポインタ、Ｆはエンドポイン
タ、Ｇはスタートポインタセット信号、Ｈはライト信号
の状態をそれぞれ示すものである。

以上のように構成された本実施例の画像処理装置につい
て、以下その動作を説明する。

まず、バスマスタからの命令によってライトスタートポ
インタ６がクリヤ信号をライト信号発生回路５に出力す
るとライト信号発生回路５はすべてのライト信号をアク
ティブにし、レジスタクリヤ信号によってレジスタ群２
のすべてのビットをＯに初期化する。次に、バスマスク
は最初の画像データであるＯ○２０Ｈをデータバス９を
通してライトエンドポインタ７に書き込み、エンドポイ
ンタセット信号をライトエンドポインタ７に出力する。

すると、第２図Ｂ、ＦおよびＨに示すように、エンドポ
インタセット信号の立ち上がりに同期して、スタートポ
インタと画像データからエンドポインタがライトエンド
ポインタ７の内部の加算器によって計算され（エンドポ
インタニスタートポインタ＋画像データのビット長−１
＝１６）エンドポインタが１６に書き換えられ、ライト
信号発生回路５が、レジスタ群２の各ビットのうちスタ
ートポインタが指すビットＯからエンドポインタが指す
ビット１６までのライト信号をアクティブにする。次に
、第２図Ｂ、ＤおよびＨに示すように、エンドポインタ
セット信号の立ち下がりに同期して、アクティブになっ
ているライト信号が立ち下がるとき、ライトエンドポイ
ンタ７からの２値信号にしたがって、レジスタ群２の第
Ｏビットから第１６ビツトまでにＯが同時に書き込まれ
る。０Ｏ０２Ｈがレジスタ群２に書き込まれた後、ライ
ト信号発生回路５がスタートポインタセット信号をライ
トスタートポインタ５に出力すると、ライトスタートポ
インタ５は内部の加算器によって［エンドポインタ＋１
１の計算を行い（こ。

の場合は、１６＋１＝１７）　、第２図ＥおよびＧに示
すように、スタートポインタセット信号の立ち上がりに
続いて、計算された値を新たなスタートポインタとして
出力する。

ライトスタートポインタ５に新たなスタートポインタが
セットされると、バスマスクはライトエンドポインタ７
に次の画像データである８００ＦＨを出力する。

上述した動作によって、レジスタ群２の第１７番目のビ
ットから第３２番目のビットに１が書き込まれ、セレク
タ８がレジスタ３、レジスタ４の順に選択し、パスマス
タへ１６ビツト単位のデータ順次出力される。

以上のように本実施例によれば、白又は黒のビット列の
組合せで構成される画像データをそのビット列ごとに同
時にレジスタに書き込んでいくために、従来はビット単
位で書き込んでいたために費やしていた時間を大幅に短
縮できる。

尚、本実施例は、１本の水平ラインの総ビット数が３２
ビツトで、入力データを書き込むためのレジスタ群が、
２本の１６ビツトレジスタを有するとしたが、１本の水
平ラインの総ビット数を１６のｎ倍（ｎは自然数）とし
た場合も、入力データを書き込むためのレジスタ群が１
６ビツトレジスタをｎ本有するとし、そのレジスタ群の
各ビットに対するライト信号の数を１６のｎ倍とし、セ
レクタの機能をｎ対１に拡張することで実現できる。

また、本発明は、本実施例のみならず、通信用データの
処理時間短縮にも応用できる。

発明の効果 本発明は、複数のビットに同時に書き込みを行うことが
できるレジスタに、Ｏ又は１のビット列ごとに同時に書
き込みを行うため、０又は１のビット列の組み合わせか
らなるデータがそのビット列ごとにその値とその長さの
情報を有する形に変換された入力データが、変換される
前のＯ又は１のビット列の組み合わせからなるデータに
再変換されるまでの時間を短縮し、データ処理速度を大
きく向上させることができる。

【図面の簡単な説明】

第１図は本発明の実施例の画像処理装置のブロック図、
第２図は本発明の実施例の画像処理装置のタイムチャー
ト、第３図は本発明の実施例の画像処理装置の説明に用
いる画像データを示した図、第４図は従来例のデータ処
理装置のブロック図、第５図は従来例のデータ処理装置
および本発明の実施例の画像処理装置で扱われるデータ
の形を示した図、第６図は従来例のデータ処理装置の説
明に用いるデータを示した図である。 １・・・クロック発生回路　　　２・・・レジスタ群５
・・・ライト信号発生回路 ６・・・ライトスタートポインタ ７・・・ライトエンドポインタ

Claims (1)

1. 【特許請求の範囲】 　０又は１のビット列の組み合わせからなるデータがそ
   のビット列ごとにその値とその長さの情報を有する形に
   変換された入力データを、変換される前の０又は１のビ
   ット列の組み合わせからなるデータに再変換する装置で
   あって、 複数のビットに同時に書き込みを行うことができるレジ
   スタと、 前記入力データの長さの情報に応じて前記レジスタの第
   １アドレスを指定する第１アドレス指定手段と、 前記入力データの長さの情報と前記第１アドレスに応じ
   て前記レジスタの第２アドレスを指定する第２アドレス
   指定手段と、 前記第１アドレスと前記第２アドレスによって前記レジ
   スタの領域を指定し、その領域を書き込み可能な状態に
   する手段と、 前記入力データの値の情報に応じて前記領域に同時に書
   き込みを行う書き込み手段とを有することを特徴とする
   データ処理装置。