JPH03184425A - データ語変換用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタルデータ語の直列−並列および（ま
たは）並列−直列変換のための回路装置に関するもので
ある。

〔従来の技術］ ディジタルデータ端末装置では２値データの処理が一般
に並列データ構造で行われるが、たとえばＬＡＮ　（ロ
ーカル・エリア・ネットワーク）のデータ端末装置間の
接続の場合のようにデータ端末装置間の２値データの伝
送のためには直列データ構造が好ましい。

ディジタルデータ語の直列／並列／直列変換のために、
直列／並列変換のために組み込まれているレジスタの長
さよりも短いデータ語も変換され得るようにプログラム
可能であるモジュールが知られている（ヨーロッパ特許
第＾１−０２５１１５１号明細書）、直列／並列変換の
ためにモジュール中に組み込まれているレジスタの長さ
よりも長いデータ語を変換するためには、このようなモ
ジュールが相応の数だけカスケード接続される。しかし
、変換すべきデータ語の長さに無関係に常にそのつどの
データ語がその全長をレジスタのなかに直列／並列変換
のために並列に読入れられ、またはレジスタから読出さ
れる。

その際に、語長さの増大と共に、クロックステップの間
の同時に行われる切換の数の増大が供給作動電圧源の高
い負荷ピークに、またそれによって高いクロック負荷に
通ずるという欠点が表面化する。

並列構造で存在するデータ語および直列構造で存在する
データ語の双方向変換のためには、たとえばシーメンス
・データブック“マイクロプロセッサ・モジュール″　
（１９７６／７７出版）から、内部データバスおよび制
御線により接続されている機能ブロックを有するモジュ
ールＳＡＢ　８２５１が知られている０機能ブロックに
は直列／並列変換器、並列／直列変換器、並列構造で存
在するデータのバッファリングのためのレジスタおよび
種々の制御部が属している。

このモジュールのなかでは常にデータ語が全データ語長
さ、いまの場合には８ビット長さに変換される。たとえ
ば５１２ビツトの長さを有するデータ語により与えられ
得る長いデータ語の変換に所与のコンセプトを応用する
と、このモジュールにおいても高いクロック負荷が生ず
る。

処理すべきデータ語の長さとならんでデータ速度が高い
と、公知のモジュールに対して相応に高い損失電力が付
は加わる。さらに直列／並列変換および高いデータ速度
の際には、連続的に長いシフトレジスタのなかに入る直
列データをレジスタに受は渡すこと、または並列／直列
変換の際に全シフトレジスタをロードすることが困難で
ある。

なぜならば、この過程に対してそれぞれ１ビット時間よ
りも短い時間しか利用できないからである。

〔発明が解決しようとする課題〕

本発明の課題は、並列構造で存在するデータ語から直列
構造で存在するデータ語へ、かつ（または）その逆に、
長いデータ語を変換するための回路装置であって、前期
の欠点が回避される回路装置を提供することである。

〔課題を解決するための手段〕

この課題は、本発明によれば、直列端子および並列端子
を有するシフトレジスタ、並列端子を複数個のレジスタ
と接続するデータバス、複数個の制御線および１つの進
行制御部を使用して、並列構造で存在するデータ語を直
列構造で存在するデータ語に、かつ（または）その逆に
変換するための回路装置において、変換すべきデータ語
が進行制御部により、一方ではデータ語の長さよりも小
さく、他方ではシフトレジスタのビット長さに相当する
セクションに分けられ、これらのデータ語セクションが
次々とシフトレジスタのなかで変換されることを特徴と
する直列−並列および（または）並列−直列変換のため
の回路装置により解決される。

本発明の別の構成では、レジスタを制御するための信号
が２値打号化されてレジスタに伝達され、そこで復号さ
れ得る。この措置は制御腺の必要数の減少の利点をもた
らす。

本発明の他の構成では、レジスタが、１つのレジスタレ
リーズ信号がレジスタ個別の、そのつどのレジスタを制
御する制御シフトレジスタ段を通じてシフトされること
により次々と駆動される。

この措置はレジスタを制御する制ｍ＊の敗の顕著な減少
の利点をもたらす。

本発明の別の槽底では、第１の制御シフトレジスタ段に
データ語変換の開始時にレジスタレリーズ信号が供給さ
れる。この措置は、データ語変換の開始時に制御シフト
レジスタ段により形成される制御シフトレジスタの正し
い初期状態を保証する。

本発明の別の構成では、制御シフトレジスタ段がリング
内に接続されているシフトレジスタを形成する。この措
置によりレジスタレリーズ信号の反復されるセットが各
データ語変換の開始時に回遊される。

本発明の別の構成では、制御シフトレジスタ段がそれぞ
れ第１のトランスミッションゲート、第１のインバータ
、第２のトランスミッションゲートおよび第２のインバ
ータの直列回路により形成されており、第２のトランス
ミッションゲートが第１のトランスごツシッンゲートに
供給される制御信号に対して相補性の制御信号により制
御される。この装置は制御シフトレジスタ段の特に低コ
ストの構成を形成する。

本発明の他の特殊性は以下の図面による一層詳細な説明
から明らかになる。

〔実施例〕

第１図には、本発明の理解に必要な範囲で、長いデータ
語の双方向の直列／並列−並列／直列変換のための回路
装置の概要が示されている。直列／並列−並列／直列変
換器Ｓ／Ｐ　−Ｐ／Ｓは、変換すべきデータ語長さの一
部分に相当するビット長さを有するシフトレジスタによ
り形成されており、このシフトレジスタ又は、直列入力
端ＤＳ！および（または〉直列出力端ＤＳＯと、シフト
レジスタにクロック信号ＣＬＫを与える制御入力端と、
シフトレジスタに接続されているデータバスＤＢへのそ
のつどのシフトレジスタ内容の出力を行わせる制御入力
端と、シフトレジスタへのデータバスＤＢ上のそのつど
の情報の受は渡しを行わせる制御入力端とを有する。こ
の直列／並列−並列／直列変換器Ｓ／Ｐ　−Ｐ／Ｓはた
とえば、特に現在処理可能なデータ速度の上側範囲に位
置するデータ速度を有するデータフローが変換されるべ
きときに、ＥＣＬ　（工主ツタ結合論理）テクノロジー
で構成されたシフトレジスタにより形成されていてよい
、データバスＤＢには、それぞれＳ／Ｐ　−Ｐ／Ｓ変換
器と等しいビット長さを有する市販品（’）　４０３４
形ＣＭＯＳモジュールにより与えられていてよいように
、複数個のレジスタＲｅ　’ｇ１・・・Ｒｅｇｎが接続
されている。それぞれ２つの双方向性データ端子を有す
るレジスタＲｅｇ１…Ｒｅｇｎの数は処理すべきデータ
語のビット長さから生ずる。たとえば５１２ビツトの処
理すべきデータ語長さに対しては８ビツトのレジスタ長
さにおいて６４のレジスタＲｅｇ１…Ｒｅｇｎが必要と
される。詳細に示されていないクロック源からＳ／Ｐ　
−Ｐ／Ｓ変換器と同じくクロック信号ＣＬＫを与えられ
る進行制御部ＣＴＲは制御バスＳＢを介してレジスタＲ
ｅｇ１…ＲｅｇｎおよびＳ／Ｐ　−Ｐ／Ｓ変換器と接続
されている。

先ず、並列構造のデータ語への、直列構造で存在する長
いデータ語の変換を考察する。

データ語変換の開始時に存在する基本状態から出発して
、進行制御部ＣＴＲがクロックステップＣＬＫをカウン
トし、その間に直列データが直列データ端子ＤＳＩを介
して、Ｓ／Ｐ　−Ｐ／Ｓ変換器の長さ（たとえば８ビツ
ト）に相当する１つの値が得られるまで、Ｓ／Ｐ　−Ｐ
／Ｓ変換器に読入れられる。それに続いて制御部ＣＴＲ
が制御バスＳＢを介してＳ／Ｐ　−Ｐ／Ｓ変換器からＳ
／Ｐ　−Ｐ／Ｓ変換器のビット長さに相当する数のデー
タ線を有するデータバスＤＢ上へのデータ語セクション
の並列出力と、第１のレジスタＲｅｇｌへのこのデータ
語セクションの受は渡しとを行わせる。

それに続くサイクルで、Ｓ／Ｐ　−Ｐ／Ｓ変換器に入る
直列データは前記のように、最後にすべてのデータ語が
レジスタＲｅｇ１…Ｒｅｇｎのなかに受は入れられてそ
の後の処理のために並列データ端子ＤＰＩ・・・ＤＰｎ
に出力される得るようになるまで、それぞれすぐ次のレ
ジスタＲｅｇに受は渡される。

並列構造で存在するデータ語の直列データフローへの変
換は本発明によれば下記のように進行する。

それぞれレジスタ長さに相当する数のデータ線を有する
並列データ端子ＤＰＩ・・・ＤＰｎに与えられているデ
ータ語は先ずレジスタＲｅｇ１…Ｒｅｇｎに受は渡され
る。データ語の変換の開始時に支配する基本状態から出
発して、進行制御部ＣＴＲが、クロック信号ＣＬＫにく
らべてＳ／Ｐ　−Ｐ／Ｓ変換器のビット長さに相当する
ファクタ（たとえばファクタ８）だけ減ぜられたクロッ
クによりレジスタＲｅｇｌで開始してレジスタＲｅｇ１
…ＲｅｇｎからデータバスＤＢを介してＳ／Ｐ　−Ｐ／
Ｓ変換器へのデータの順次の受は渡しを制御し、そこか
らデータはビットごとにクロックＣＬＫにより直列デー
タ端子ＤＳＯに出力される。

前記の作動の仕方から理解されるように、それぞれすべ
ての変換すべきデータ語長さの一部分のみが高速のクロ
ック信号ＣＬＫにより処理される。

ここで指摘すべきこととして、連続的なデータフローを
処理すべき直列／並列変換の場合または並列構造で存在
するデータの爾後処理がＳ／Ｐ　−Ｐ／Ｓ変換器のビッ
ト長さに相当する数のビットの直列伝送時間に相当する
時間間隔の間に保証されていない並列／直列変換の場合
には、ここに詳細には示されない中間レジスタが設けら
れなければならない、当業者の知識で実現され得るこの
中間レジスタは、直列／並列変換の場合にはデータが適
時に受は渡されることを保証し、または並列／直列変換
の場合にはデータが適時に用意されることを保証する。

並列／直列変換または直列／並列変換に対して、レジス
タＲｅｇ１…Ｒｅｇｎの個別駆動のために制御バスＳＢ
のなかにそれぞれレジスタの数（たとえば６４レジスタ
）に相当する数の、進行制御部ＣＴＲを個々のレジスタ
Ｒｅｇ１…Ｒｅｇｎと接続する制御線が設けられていて
よい。

制御バスＳＢのなかに含まれる制御線の数は、第２図に
相応してレジスタＲｅｇ１…Ｒｅｇｎの駆動のための制
御信号が中央制御部により２値打号化されてレジスタ個
別のデコーダーＤｅｃｉ・・・Ｄｅｃｎに伝達されるな
らば、減ぜられ得る。第２図によれば、中央制御部は分
周器ＤＩＶおよびカウンタＣＯＵを含んでいる。クロッ
ク信号ＣＬＫを直列／並列−並列／直列変換器のビット
長さに相当する比で（たとえばファクタ８だけ〉減する
分周器ＤＩＶは、たとえばＳ／Ｐ−Ｐ／Ｓ変換器の長さ
に相当する数のシフトレジスタ段から威すリング内に接
続されているシフトレジスタにより形成されていてよく
、このシフトレジスタはデータ語の変換前に支配する基
本状態からクロック信号ＣＬＫによりクロックされ、論
理Ｈ（またはＬ）信号をシフト通過させる。その際に２
つのシフトレジスタ段には好ましくは電子的手段により
構成された切換スイッチＵＳの２つの入力端ＲＤおよび
ＬＤが接続されている。

直列／並列変換の場合には、第２図に示されている切換
スイッチＵＳのスイッチ位置Ｓ／Ｐにおいて、先ず切換
スイッチ入力端ＲＤに生ずる信号が直列／並列−並列／
直列変換器に与えられ、そこでデータバスＤＢ上に直列
／並列−並列／直列変換器のメモリ内容を出力させる。

その後に切換スイッチ入力端ＬＤに生ずる信号が一方で
はすべてのデコーダーＤｅｃｉ・・・Ｄａｃｎに供給さ
れ、また他方ではカウンタＣＯＵに対するクロック信号
として利用される。カウンタＣＯＵはデータ語変換の開
始時に存在する基本状態から出発してレジスタＲｅｇ１
…Ｒｅｇｎの敗ｎに相当するカウンタ状態までカウント
し、またそのつどの現在のカウンタ状態を２値打号化し
て、制御線ＳＢＩ・・・ＳＢｍとこれらの制ｍ線ＳＢＩ
・・・ＳＢｍに対して反転された信号を導く制御線ＳＢ
Ｉ・・・ＳＢｍとにより形式された制御バスＳＢを介し
てデコーダーＤｅｃｌ＝−Ｄｅｃｎに供給する。デコー
ダーＤｅｃ１・・・Ｄｅｃｎがそのつどのレジスタ個別
のコードを制御バスＳＢ上で！！識し、かつ同時にＬＤ
信号が生ずると、そのつどの導線ＬＬ・・・Ｌｎ上にデ
ータバスＤＢ上に与えられているデータをそのつどのレ
ジスタＲｅｇに受は渡すために１つの信号が出力される
。

並列／直列変換の場合にはＲＤ信号が一方ではすべての
デコーダーＤｅｃｌ・・・Ｄｅｃｎに供給され、また他
方では再び現在のカウンタ状態を制御バスＳＢを介して
デコーダーＤｅｃｉ・・・Ｄｅｃｎに供給するカウンタ
ＣＯＵに対するクロック信号としての役割をする。同時
にそのつどのレジスタ個別のコードおよびＲＤ信号がデ
コーダーＤｅｃ１・・・ＤｅＣｎに生ずると、これは当
該のレジスタＲｅｇ１…Ｒｅｇｎのレジスタ内容をデー
タバスＤＢ上に出力するための信号Ｒ１・・・Ｒｎを発
する。

直列／並列−並列／直列変換器はＬＤ信号によりデータ
バスＤＢ上に与えられているデータを受は入れ、またそ
れらを直列データ端子ＤＳＯを介してクロック信号ＣＬ
Ｋによりクロックされてシフトアウトする。

デコーダーＤｅｃｉ・・・Ｄｅｃｎが回路技術的にどの
ように実現され得るかが第３図に示されている。デコー
ダーＤｅｃｉ・・・Ｄｅｃｎはそれぞれ複数個ののトラ
ンジスタの直列回路により形式されており、外側のトラ
ンジスタはそれらの直列回路と反対側の主電極でそれぞ
れ作動電圧源Ｕ□−Ｕ０の１つの端子Ｕ。、Ｕｉｌと接
続されている。その１つの主電極で作動電圧１［Ｕ□−
ＵＳＳの高電位ＵＩ１．を導く端子と接続されている一
方のトランジスタは好ましくは、その制御電極で作動電
圧源Ｕ、、−Ｕ。の低電位を有する端子Ｕ。と接続され
ており、またこうして１つの動作抵抗のように作用する
ｐチャネル形式の自己阻止性の電界効果トランジスタで
ある。直列回路のその他のトランジスタは好ましくは自
己阻止性のｎチャネル形式であり、またそれらの制御電
極でそれぞれ１つの制御線ＳＢＩ・・・ＳＢｍまたはそ
のつどの制御線ＳＢＩ・・・ＳＢｍに対して反転された
信号を導く制御線ＳＢｌ・・・ＳＢｍと接続されている
。

直列回路のすべてのｎチャネル・トランジスタがそれら
の制御電橋にＨ信号を与えられると、ｐチャネル・トラ
ンジスタの主電極と隣りのｎチャネル・トランジスタの
主電極との接続点において信号状態切換わり（たとえば
ＨからＬへ）が行われ、この信号状態切換わりは論理ノ
ア関数を実現する２つのゲートのそれぞれ１つの入力端
に導かれる。この信号状態切換わりが、まさにそのつど
のレジスタ個別のコードに相当するカウンタＣＯＵの１
つの２値カウンタ状態が得られているときに行われるよ
うに、そのつどのｎチャネル・トランジスタのそのつど
の制御電極は２値コードの１つの重みの制御線ＳＢＩ・
・・ＳＢｍと、または反転信号を導き、そのつどのレジ
スタ個別のコードの存在の際にまさにＨ信号を導く相補
性の制ｍｍ５Ｂｌ・・・ＳＢｍと接続される。直列回路
からノアゲートに与えられる信号はそれぞれＬ状態で能
動的状態を示すＲＤ信号またはＬＤ信号と論理演算され
る。直列／並列変換の場合には、そのつどのノアゲート
のそのつどの（たとえばＨ−能動的）出力信号Ｌｌ・・
・ＬｎがデータバスＤＢ上に生ずる情報のそのつどのレ
ジスタＲｅｇ１…Ｒｅｇｎへの受は渡しを行わせ、それ
に対して並列／直列変換の場合には、そのつどのノアゲ
ートの（たとえばＨ−能動的）出力信号Ｒ１・・・Ｒｎ
がそのつどのレジスタＲｅｇ１…Ｒｅｇｎ中に含まれて
いるレジスタ内容のデータバスＤＢへの出力を行わせる
。

トランジスタにより形式され論理ナンド機能を実現する
直列回路は、直列回路のｎチャネル・トランジスタの制
御電極における信号変化が、ＬＤ信号またはＲＤ倍信号
生ずるときにｐチャネル・トランジスタと隣りのｎチャ
ネル・トランジスタとの接続点における信号が１つの安
定状態を占めるように、適時に行われるならば、動作速
度に関して特別な要求を満足する必要はない。

レジスタＲｅｇ１…Ｒｅｇｎの前記の駆動の仕方に対す
る１つの代替例が第４図中に示されている。

全データ語長さの一部分のみを受は入れるＳ／Ｐ　−Ｐ
／Ｓ変換器は再びデータバスＤＢを介してすべてのレジ
スタＲｅｇ１…Ｒｅｇｎと接続されており、また分周器
ＤＩＶと同じくクロック信号ＣＬＫを供給される。再び
１つのシフトレジスタにより形威されていてよい分周器
ＤＩＶはクロック信号ＣＬＫをＳ／Ｐ　−Ｐ／Ｓ変換器
の長さに相応する１つのファクタにより分周してＲＤ倍
信号よびＬＤ信号を用意する。レジスタＲｅｇ１…Ｒｅ
ｇｎの制御はこの実施例では、それぞれ１つのレジスタ
Ｒｅｇ１…Ｒｅｇｎに対応付けられている制御シフトレ
ジスタ段ＳＲＩ・・・ＳＲｎを有する制御シフトレジス
タにより行われる。

直列／並列変換の場合には、第４図中に示されている切
換スイッチＵＳのスイッチ位置Ｓ／Ｐにおいて先ず切換
スイッチ入力端ＲＤに生ずるＲＤ倍信号直列／並列−並
列／直列変換器に与えられ、そこでデータバスＤＢへの
直列／並列−並列／直列変換器のメモリ内容の出力を行
わせる。その後に切換スイッチ入力端ＬＤに生ずるＬＤ
信号がすべてのシフトレジスタ段ＳＲＩ・・・ＳＲｎに
供給される。データ語の直列／並列変換の開始時にシフ
トレジスタ段ＳＲＩの入力端ＬＣＩに生じ能動的状態を
示す（たとえばＨ）レジスタレリーズ信号はＬＤ信号の
同時生起の際に、データバスＤＢ上に位置する信号をレ
ジスタＲｅｇｌに受は渡すための信号Ｌｌを生じさせる
。そのつどのシフトレジスタ段ＳＲＩ・・・ＳＲｎに生
ずるそのつどの信号はクロックとしてのＬＤ信号により
すぐ後段の制御シフトレジスタ段ＳＲの相応の入力端に
シフトされ、従ってデータ語・セクションがクロックと
してのＬＤ信号により次々とレジスタＲｅｇ１…Ｒｅｇ
ｎに受は渡され、最後にすべての変換されたデータ語が
並列データ端子ＤＰＩ・・・ＤＰｎに生ずる。

並列／直列変換の場合には、ＲＤ倍信号スイッチ位置Ｐ
／Ｓに位置する切換スイッチＵＳを介してすべてのレジ
スタ個別の制御シフトレジスタ段ＳＲＩ・・・ＳＲｎに
供給される。１つのデータ語の並列／直列変換の開始時
に制御シフトレジスタ段ＳＲＩの入力端ＲＣＩに生じ能
動的状態を示す（たとえばＨ）レジスタレリーズ信号は
ＲＤ倍信号同時生起の際に、データバスＤＢ上にレジス
タＲｅｇｌのデータ語・セクションを出力するための信
号Ｒ１を生しさせる。ＬＤ信号により直列／並列−並列
／直列変換器はこのデータ語・セクションを受は入れ、
またそれをクロック信号ＣＬＫにより直列データ出力端
ＤＳＯにおいて読出す、そのつどのシフトレジスタ段Ｓ
ＲＩ・・・ＳＲｎの入力端ＲＣＩ・・・ＲＣｎに生ずる
そのつどの信号はクロックとしてのＲＤ倍信号よりすぐ
後段の制御シフトレジスタ段ＳＲの相応の入力端ＲＣに
シフトされ、従ってすぐ次のＲＤ倍信号生起の際にそれ
ぞれすぐ次のレジスタＲｅｇのデータ語・セクションが
変換され、また最後に変換すべきデータ語がその全長で
直列構造で直列データ端子ＤＳＯに現れる。

第４図による前記の本発明によるデータ語変換の開始時
に制御シフトレジスタ段ＳＲＩのそのつどの入力端ＲＣ
ＩまたはＬＣＩは能動的状態を示す１つのレジスタレリ
ーズ信号を新たに与えられる。しかし、それに対して代
替的に、制御シフトレジスタ段ＳＲＩのそのつどの入力
端ＲＣＩまたはＬＣＩは、レジスタレリーズ信号がリン
グ内でシフトされるように、それぞれ制御シフトレジス
タ段ＳＲｎの相応の出力端と接続されてもよい。

シフトレジスタ段ＳＲＩ・・・ＳＲｎはそれ自体は公知
の仕方でそれぞれ１つのスタティック・フリップフロッ
プにより形威されていてよく、そのつどのフリップフロ
ップの出力信号は一方ではすぐ後段のフリップフロップ
の入力信号を形威し、また他方では同時にクロック信号
として作用するＲＤ倍信号の論理演算によりそのつどの
Ｒ１・・・Ｒｎ信号を形成し、または同時にクロ７り信
号として作用するＬＤ信号との論理演算によりそのつど
のＬＬ・・・Ｌｎ＠御信分信号成する。

しかし、第５図に示されているように、制御シフトレジ
スタ段ＳＲＩ・・・ＳＲｎはダイナミック・シフトレジ
スタ段により形成されていてもよく、直列／並列変換お
よび並列／直列変換に対してそれぞれ同種の回路構成が
応用されるので、並列／直列変換に対する制御シフトレ
ジスタの構成を説明すれば十分である。並列／直列変換
に対する制御シフトレジスタ段ＳＲはそれぞれトランス
ミツシラン・ゲートＴＲ１、インバータＩＲＩ、別のト
ランスミツシラン・ゲートＴＲ２、別のインバータＴＲ
２の直列回路により形成されており、トランスミツシラ
ン・ゲートＴＲＩ、ＴＲ２はＲＤ倍信号よびたとえばイ
ンバータＩＬ３によす得うれる反転されたＲＤ倍信号よ
り逆方向に駆動される。インバータｒＲ１の出力信号お
よび反転されたＲＤ倍信号、論理ノア機能を実現するゲ
ー１−ＮＲのなかで、その出力端にそのつどのＲｉ制御
信号が得られるように論理演算される。

第５図による制御シフトレジスタ段ＳＲＩ・・・ＳＲｎ
の実施例では、そのつどのトランスミツシラン・ゲート
の後に接続されているインバータＩＲ１、ＩＲ２の入力
端に生じ、また前段に接続されているトランスミツシラ
ン・ゲートの高抵抗化の後に前記インバータの人力信号
を成る時間中は持続させるように作用するダイナミック
・メモリ効果が利用される。

相応のＲＤ倍信号たとえばＨ信号）によりトランスＱ　
７シツン・ゲートＴＲＩは低抵抗に切換えられ、それに
よって入力端ＲＣｉに与えられる（たとえばＨ）レジス
タレリーズ信号がインバータＩＲＩを介して反転されて
、この制御信号の存在の際に高抵抗に切換えられるトラ
ンスごツシッン・ゲートＴＲ２の入力端およびノアゲー
トＮＲの１つの入力端に到達する。インバータＩＲ３に
おいて反転されたＲＤ倍信号所与の場合にトランスミッ
ション・ゲートＴＲ２を阻止し、また同時にノアゲート
ＮＲの入力側に与えられ、それによりこのノアゲートは
出力端に所与の場合付属のレジスタＲｅｇにＲ１制御信
号を与える。ＲＤ倍信号（たとえばＬへの）信号移行に
よりトランスミツシラン・ゲートＴＲＩは高抵抗になり
、他方においてトランスミツシラン・ゲートＴＲ２は低
抵抗になる。そのつどのインバータｒＲ１，ＩＲ２の前
に接続されているそのつどのトランスミッシぢン・ゲー
１−ＴＲＩＳＴＲ２が高抵抗になった後、先に存在した
入力状態は、寄生的な入力キャパシタンスに基づいて、
成る時間中はインバータＩＲ１、ＩＲ２の入力端に持続
する。それにより上記の場合にさらに１つの低信号がイ
ンバータＩＲＩの出力端に生じ、この低信号は低抵抗の
トランスミツシラン・ゲートＴＲ２を介してインバータ
ＩＲ２の入力端に到達し、またその出力端で高信号とし
て後続の制御シフトレジスタ段ＳＲの入力端に到達する
。直列／並列変換（ＴＬＩ、ＩＬＩ、ＴＬ２、ＩＬ２、
ＩＬ３、ＮＬ）に対する制御シフトレジスタ段ＳＲは原
理的に同一の仕方で動作し、従ってここで一層詳細に説
明する必要はない。

それぞれ等しいレジスタ個別の制御シフトレジスタ段Ｓ
ＲＩ・・・ＳＲｎによるレジスタＲｅｇ１…Ｒｅｇｎの
制御は、必要な制御線が顕著に減ぜられ、またモジュー
ル的な拡張が簡単であるという利点をもたらす。

〔発明の効果〕 本発明は、本来の直列／並列または並列／直列変換が行
われるシフトレジスタに対する費用が全データ語長さの
一部分に対してのみ調達されればよく、さらに高いデー
タ速度が一層容易に処理可能であるという利点をもたら
す、高い処理速度を有する小さい回路セクションおよび
遅い処理速度を有するそれにくらべて大きい回路セクシ
ョンへの分割から、さらに、クロック負荷および損失電
力が顕著に減ぜられる。

【図面の簡単な説明】

第１図は本発明による直列／並列−並列／直列変換器の
概要図、第２図は１つの実施例の詳細を示す図、第３図
は第２図による詳細な回路技術的実現を示す図、第４図
は他の実施例の詳細を示す図、第５図は第４図による詳
細な回路技術的実現を示す図である。 ＣＴＲ・・・進行制御部 ＤＢ・・・データ線 ＤＳＩ、ＤＳＯ・・・直列端子 ＩＲＩ、ＩＬＬ、ＩＲ２、ＩＬ２・・・インバータＲｅ
ｇｌ〜Ｒｅｇｎ・・・レジスタ ＳＢ・・・制御線 Ｓ／Ｐ　−Ｐ／Ｓ・・・シフトレジスタＳＲＩ〜ＳＲｎ
・・・制御シフトレジスタ段ＴＲＩ、ＴＬＩ、ＴＲ２、
ＴＬ２・・・トランミツシラン・ゲート ＩＧ　５

Claims (1)

1. 【特許請求の範囲】 １）直列端子（ＤＳＩ、ＤＳＯ）および並列端子を有す
   るシフトレジスタ（Ｓ／Ｐ−Ｐ／Ｓ）、並列端子を複数
   個のレジスタ（Ｒｅｇ１…Ｒｅｇｎ）と接続するデータ
   バス（ＤＢ）、複数個の制御線（ＳＢ）および進行制御
   部（ＣＴＲ）を使用して、並列構造で存在するデータ語
   を直列構造で存在するデータ語に、かつ（または）その
   逆に変換するための回路装置において、 変換すべきデータ語が進行制御部（ＣＴＲ）により、一
   方ではデータ語の長さよりも小さく、他方ではシフトレ
   ジスタ（Ｓ／Ｐ−Ｐ／Ｓ）の長さに相当するセクション
   に分けられ、これらのデータ語セクションが次々とシフ
   トレジスタ（Ｓ／Ｐ−Ｐ／Ｓ）のなかで変換されること
   を特徴とするデータ語変換用回路装置。 ２）レジスタ（Ｒｅｇ１…Ｒｅｇｎ）を制御するための
   信号が２値符号化されてレジスタ（Ｒｅｇ１…Ｒｅｇｎ
   ）に伝達され、またそこで復号されることを特徴とする
   請求項１記載の回路装置。 ３）レジスタ（Ｒｅｇ１…Ｒｅｇｎ）が、１つのレジス
   タレリーズ信号がレジスタ個別の、そのつどのレジスタ
   （Ｒｅｇ１…Ｒｅｇｎ）を制御する制御シフトレジスタ
   段（ＳＲ１…ＳＲｎ）を通じてシフトされることにより
   次々と駆動されることを特徴とする請求項１記載の回路
   装置。 ４）第１の制御シフトレジスタ段（ＳＲ１）にデータ語
   変換の開始時にレジスタレリーズ信号が供給されること
   を特徴とする請求項３記載の回路装置。 ５）制御シフトレジスタ段（ＳＲ１…ＳＲｎ）がリング
   内に接続されているシフトレジスタを形成することを特
   徴とする請求項４記載の回路装置。 ６）制御シフトレジスタ段（ＳＲ１…ＳＲｎ）がそれぞ
   れ第１のトランスミッションゲート（ＴＲ１、ＴＬ１）
   、第１のインバータ（ＩＲ１、ＩＬ１）、第２のトラン
   スミッションゲート（ＴＲ２、ＴＬ２）および第２のイ
   ンバータ（ＩＲ２、ＩＬ２）の直列回路により形成され
   ており、第２のトランスミッションゲート（ＴＲ２、Ｔ
   Ｌ２）が第１のトランスミッションゲート（ＴＲ１、Ｔ
   Ｌ１）に供給される制御信号に対して相補性の制御信号
   により制御されることを特徴とする請求項４または５記
   載の回路装置。