JPH0318341B2 - - Google Patents
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- JPH0318341B2 JPH0318341B2 JP62258661A JP25866187A JPH0318341B2 JP H0318341 B2 JPH0318341 B2 JP H0318341B2 JP 62258661 A JP62258661 A JP 62258661A JP 25866187 A JP25866187 A JP 25866187A JP H0318341 B2 JPH0318341 B2 JP H0318341B2
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- semiconductor
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- semiconductor region
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はバイポーラ型の半導体装置に係り、
特に電流増幅率の測定並びに制御が効果的に行な
える電流増幅率モニタ用に好適な半導体装置に関
する。
特に電流増幅率の測定並びに制御が効果的に行な
える電流増幅率モニタ用に好適な半導体装置に関
する。
（従来の技術）
バイポーラトランジスタにおいて、電流増幅率
（以下、hFEと称する）は重要な特性の一つであ
る。バイポーラ型半導体装置では、製造工程の途
中でこのhFEを測定しながら制御する目的でモニ
タ用トランジスタを設けるようにしている。
（以下、hFEと称する）は重要な特性の一つであ
る。バイポーラ型半導体装置では、製造工程の途
中でこのhFEを測定しながら制御する目的でモニ
タ用トランジスタを設けるようにしている。
第３図は、従来のモニタ用トランジスタの素子
構造を示す断面図である。このトランジスタは特
にモニタ専用のものを設けるのではなく、本体ト
ランジスタをモニタ用に使用するようにしたもの
である。N+型シリコン半導体基板３０上にはエ
ピタキシヤル層からなるＮ型コレクタ領域３１が
形成されている。上記Ｎ型コレクタ領域３１の表
面にはＰ型ベース領域３２が拡散によつて形成さ
れ、さらにこのＰ型ベース領域３２の表面には
N+型エミツタ領域３３が拡散によつて形成され
ている。また、Ｐ型ベース領域３２と接触するよ
うにP+型ベースコンタクト領域３４が拡散によ
つて形成され、基板表面上には保護膜として絶縁
膜３５が設けられている。
構造を示す断面図である。このトランジスタは特
にモニタ専用のものを設けるのではなく、本体ト
ランジスタをモニタ用に使用するようにしたもの
である。N+型シリコン半導体基板３０上にはエ
ピタキシヤル層からなるＮ型コレクタ領域３１が
形成されている。上記Ｎ型コレクタ領域３１の表
面にはＰ型ベース領域３２が拡散によつて形成さ
れ、さらにこのＰ型ベース領域３２の表面には
N+型エミツタ領域３３が拡散によつて形成され
ている。また、Ｐ型ベース領域３２と接触するよ
うにP+型ベースコンタクト領域３４が拡散によ
つて形成され、基板表面上には保護膜として絶縁
膜３５が設けられている。
バイポーラトランジスタのhFEは、コレクタ、
エミツタ間に一定バイアス電圧を印加した状態で
ベース電流を流し、そのときのコレクタ電流を測
定し、コレクタ電流とベース電流との比を計算す
ることによつて測定される。この測定の際には図
示するようにN+型エミツタ領域３３と、P+型ベ
ースコンタクト領域３４の表面にリード３６，３
７を接触させている。測定の結果、所望するhFE
の値が得られていない場合にはエミツタ拡散を追
加して再びhFEの測定を行なう。
エミツタ間に一定バイアス電圧を印加した状態で
ベース電流を流し、そのときのコレクタ電流を測
定し、コレクタ電流とベース電流との比を計算す
ることによつて測定される。この測定の際には図
示するようにN+型エミツタ領域３３と、P+型ベ
ースコンタクト領域３４の表面にリード３６，３
７を接触させている。測定の結果、所望するhFE
の値が得られていない場合にはエミツタ拡散を追
加して再びhFEの測定を行なう。
ところで、上記構造のトランジスタではリード
３６，３７の接触のために、表面に形成された絶
縁膜３５の破線で示す部分を除去している。従つ
て、ベース、エミツタ接合面の一部が外気に直接
さらされることになり、表面状態の影響を受け易
く、正確にhFEを測定することは困難である。こ
のため、hFEを再現性良く制御することはできな
い。
３６，３７の接触のために、表面に形成された絶
縁膜３５の破線で示す部分を除去している。従つ
て、ベース、エミツタ接合面の一部が外気に直接
さらされることになり、表面状態の影響を受け易
く、正確にhFEを測定することは困難である。こ
のため、hFEを再現性良く制御することはできな
い。
このような欠点を解除するため、さらに従来で
は第４図に示すような素子構造のモニタ用トラン
ジスタを使用している。このトランジスタは、Ｐ
型ベース領域３２内に２個のN+型エミツタ領域
３３Ａ，３３Ｂぽ形成し、一方の領域３３Ａは通
常のエミツタ領域として使用し、他方の領域３３
Ｂは疑似的にベース領域として使用し、両領域３
３Ａ，３３Ｂの表面にリード３６，３７を接触さ
せるものである。このとき、領域３３ＢとＰ型ベ
ース領域３２との間に逆バイアス電圧を印加する
ことによつてベース電流を流すようにしている。
は第４図に示すような素子構造のモニタ用トラン
ジスタを使用している。このトランジスタは、Ｐ
型ベース領域３２内に２個のN+型エミツタ領域
３３Ａ，３３Ｂぽ形成し、一方の領域３３Ａは通
常のエミツタ領域として使用し、他方の領域３３
Ｂは疑似的にベース領域として使用し、両領域３
３Ａ，３３Ｂの表面にリード３６，３７を接触さ
せるものである。このとき、領域３３ＢとＰ型ベ
ース領域３２との間に逆バイアス電圧を印加する
ことによつてベース電流を流すようにしている。
この構造のトランジスタではベース、エミツタ
結合が外気にさらされることがないため、hFEの
再現性をかなり高くすることができる。ところが
Ｐ型ベース領域３２の拡散深さxjが1μｍ以下の高
周波トランジスタでは、本体トランジスタとの間
でhFEのずれが生じてしまい、やはりhFE再現化が
悪化してしまう。
結合が外気にさらされることがないため、hFEの
再現性をかなり高くすることができる。ところが
Ｐ型ベース領域３２の拡散深さxjが1μｍ以下の高
周波トランジスタでは、本体トランジスタとの間
でhFEのずれが生じてしまい、やはりhFE再現化が
悪化してしまう。
（発明が解決しようとする問題点）
この発明は、従来装置が持つhFEの制御性、再
現性が悪いという欠点を除去することができる半
導体装置を提供することを目的とする。
現性が悪いという欠点を除去することができる半
導体装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体装置は、第１導電型の半導体
と、上記基体内に選択的に設けられた第２導電型
の第１半導体領域と、上記第１半導体領域内に選
択的に設けられた第１導電型の第２半導体領域
と、上記第１半導体領域内に選択的に設けられ第
１半導体領域よりも高濃度に不純物を含む第２導
電型の第３半導体領域と、上記第３半導体領域内
に選択的に設けられた第１導電型の第４半導体領
域と、上記基体上に形成され上記第２半導体領域
及び第４半導体領域それぞれに対応した位置に第
１及び第２開孔部を有する第１絶縁膜と、上記第
１絶縁膜の第１開孔部を介して上記第２半導体領
域と接続され、第１導電型の不純物を含む第１多
結晶半導体層と、上記第１絶縁膜の第２開孔部を
介して上記第４半導体領域と接続され、第１導電
型の不純物を含む第２多結晶半導体層とから構成
されている。
と、上記基体内に選択的に設けられた第２導電型
の第１半導体領域と、上記第１半導体領域内に選
択的に設けられた第１導電型の第２半導体領域
と、上記第１半導体領域内に選択的に設けられ第
１半導体領域よりも高濃度に不純物を含む第２導
電型の第３半導体領域と、上記第３半導体領域内
に選択的に設けられた第１導電型の第４半導体領
域と、上記基体上に形成され上記第２半導体領域
及び第４半導体領域それぞれに対応した位置に第
１及び第２開孔部を有する第１絶縁膜と、上記第
１絶縁膜の第１開孔部を介して上記第２半導体領
域と接続され、第１導電型の不純物を含む第１多
結晶半導体層と、上記第１絶縁膜の第２開孔部を
介して上記第４半導体領域と接続され、第１導電
型の不純物を含む第２多結晶半導体層とから構成
されている。
（作用）
この発明の半導体装置では、疑似ベースとして
使用する第４半導体領域をベース領域となる第２
半導体領域と同一導電型で第２半導体領域よりも
高濃度に不純物を含む第３半導体領域内に設ける
ようにしているので、第４半導体領域と第３半導
体領域とからなるPN接合の逆耐圧が低下し、よ
り本体トランジスタに近いものとなる。
使用する第４半導体領域をベース領域となる第２
半導体領域と同一導電型で第２半導体領域よりも
高濃度に不純物を含む第３半導体領域内に設ける
ようにしているので、第４半導体領域と第３半導
体領域とからなるPN接合の逆耐圧が低下し、よ
り本体トランジスタに近いものとなる。
（実施例）
以下、図面を参照してこの発明を実施例により
説明する。
説明する。
第１図はこの発明に係る半導体装置の第１の実
施例による素子構造を示す断面図である。図にお
いて、１０はN+型シリコン半導体基板である。
この基板１０上には厚さ10μｍのＮ型コレクタ領
域１１が形成されている。上記Ｎ型コレクタ領域
１１の表面には深さが0.3μｍのＰ型ベース領域１
２が形成されており、さらにこのＰ型ベース領域
１２の表面にはN+型エミツタ領域１３が形成さ
れている。また、Ｐ型ベース領域１２と接触する
ようにP+型ベースコンタクト領域１４が形成さ
れている。上記Ｐ型ベース領域１２内にはP+型
高濃度領域１５が形成され、さらにこのP+型高
濃度領域１５内にはN+型高濃度領域１６が形成
されている。
施例による素子構造を示す断面図である。図にお
いて、１０はN+型シリコン半導体基板である。
この基板１０上には厚さ10μｍのＮ型コレクタ領
域１１が形成されている。上記Ｎ型コレクタ領域
１１の表面には深さが0.3μｍのＰ型ベース領域１
２が形成されており、さらにこのＰ型ベース領域
１２の表面にはN+型エミツタ領域１３が形成さ
れている。また、Ｐ型ベース領域１２と接触する
ようにP+型ベースコンタクト領域１４が形成さ
れている。上記Ｐ型ベース領域１２内にはP+型
高濃度領域１５が形成され、さらにこのP+型高
濃度領域１５内にはN+型高濃度領域１６が形成
されている。
上記Ｎ型コレクタ領域１１の表面上にはシリコ
ン酸化膜（SiO2）１７が、さらにその上にはシ
リコン窒化膜（Si3N4）１８が順次堆積されてお
り、この両膜には上記N+型エミツタ領域１３の
一部表面が露出するような開孔部１９と、上記
N+型高濃度領域１６の一部表面が露出するよう
な開孔部２０とがそれぞれ開孔されている。そし
て上記シリコン窒化膜１８上には、上記開孔部１
９を介して上記N+型エミツタ領域１３の表面と
接続された多結晶シリコン層２１が、上記開孔部
２０を介して上記N+型高濃度領域１６の表面と
接続された多結晶シリコン層２２がそれぞれ形成
されている。上記両多結晶シリコン層２１，２２
はシリコン窒化膜１８上に堆積され、Ｎ型不純物
を含む多結晶シリコン層をパターニングすること
によつて形成されている。
ン酸化膜（SiO2）１７が、さらにその上にはシ
リコン窒化膜（Si3N4）１８が順次堆積されてお
り、この両膜には上記N+型エミツタ領域１３の
一部表面が露出するような開孔部１９と、上記
N+型高濃度領域１６の一部表面が露出するよう
な開孔部２０とがそれぞれ開孔されている。そし
て上記シリコン窒化膜１８上には、上記開孔部１
９を介して上記N+型エミツタ領域１３の表面と
接続された多結晶シリコン層２１が、上記開孔部
２０を介して上記N+型高濃度領域１６の表面と
接続された多結晶シリコン層２２がそれぞれ形成
されている。上記両多結晶シリコン層２１，２２
はシリコン窒化膜１８上に堆積され、Ｎ型不純物
を含む多結晶シリコン層をパターニングすること
によつて形成されている。
このような構造の装置は、N+型高濃度領域１
６を疑似ベース領域、多結晶シリコン層２１をエ
ミツタ電極、多結晶シリコン層２２を疑似ベース
電極とするNPN型トランジスタである。そして、
hFEの測定は、コレクタ、エミツタ間に一定バイ
アス電圧を印加した状態でベース電流を流し、そ
のときコレクタ電流を測定し、コレクタ電流とベ
ース電流との比を計算することによつて測定され
る。また、この測定の際には図示するように多結
晶シリコン層２１，２２の表面にリード２３，２
４を接触させている。
６を疑似ベース領域、多結晶シリコン層２１をエ
ミツタ電極、多結晶シリコン層２２を疑似ベース
電極とするNPN型トランジスタである。そして、
hFEの測定は、コレクタ、エミツタ間に一定バイ
アス電圧を印加した状態でベース電流を流し、そ
のときコレクタ電流を測定し、コレクタ電流とベ
ース電流との比を計算することによつて測定され
る。また、この測定の際には図示するように多結
晶シリコン層２１，２２の表面にリード２３，２
４を接触させている。
上記構造のトランジスタでは、N+型エミツタ
領域１３とＰ型ベース領域１２とからなるPN接
合が外気に直接さらされることがないので、前記
第３図に示す従来装置のように表面状態がhFEの
測定に悪影響を与えることはない。しかも、上記
実施例装置では疑似ベース領域として使用される
N+型高濃度領域１６が、Ｐ型ベース領域１２よ
りも不純物濃度が高いP+型高濃度領域１５内に
形成されているので、ベース電流を流す際にN+
型高濃度領域１６のP+型高濃度領域１５とから
なるPN接合に対して印加すべき逆バイアス電圧
の値を、前記第４図に示す従来装置に比べて小さ
くすることができる。その結果、hFE測定時の条
件が本体トランジスタにより近いものとなる。こ
のため、Ｐ型ベース領域１２の拡散深さが浅い高
周波トランジスタの場合でも本体トランジスタと
ほぼ同様のhFEとなり、hFEのずれを大幅に削減す
ることができる。従つて、上記実施例のトランジ
スタを使用すれば、hFEを再現性良く制御するこ
とが可能となる。
領域１３とＰ型ベース領域１２とからなるPN接
合が外気に直接さらされることがないので、前記
第３図に示す従来装置のように表面状態がhFEの
測定に悪影響を与えることはない。しかも、上記
実施例装置では疑似ベース領域として使用される
N+型高濃度領域１６が、Ｐ型ベース領域１２よ
りも不純物濃度が高いP+型高濃度領域１５内に
形成されているので、ベース電流を流す際にN+
型高濃度領域１６のP+型高濃度領域１５とから
なるPN接合に対して印加すべき逆バイアス電圧
の値を、前記第４図に示す従来装置に比べて小さ
くすることができる。その結果、hFE測定時の条
件が本体トランジスタにより近いものとなる。こ
のため、Ｐ型ベース領域１２の拡散深さが浅い高
周波トランジスタの場合でも本体トランジスタと
ほぼ同様のhFEとなり、hFEのずれを大幅に削減す
ることができる。従つて、上記実施例のトランジ
スタを使用すれば、hFEを再現性良く制御するこ
とが可能となる。
上記構造のトランジスタは例えば次のような方
法で製造することができる。すなわち、まず、
Sbを１×1018／cm3の濃度で含むシリコン基板１０
を用意し、その上にエピキシヤル成長法によつて
Ｐを１×1015／cm3の濃度で含むＮ型コレクタ領域
１１を厚さ10μｍに形成する。次にＮ型コレクタ
領域１１の表面にＢを加速エネルギーが40KeV、
ドーズ量が２×1015／cm2の条件でイオン注入した
後、1000℃、１時間の熱処理によつて拡散並びに
活性化を行ないP+型ベースコンタクト領域１４
とP+型高濃度領域１５とを形成する。
法で製造することができる。すなわち、まず、
Sbを１×1018／cm3の濃度で含むシリコン基板１０
を用意し、その上にエピキシヤル成長法によつて
Ｐを１×1015／cm3の濃度で含むＮ型コレクタ領域
１１を厚さ10μｍに形成する。次にＮ型コレクタ
領域１１の表面にＢを加速エネルギーが40KeV、
ドーズ量が２×1015／cm2の条件でイオン注入した
後、1000℃、１時間の熱処理によつて拡散並びに
活性化を行ないP+型ベースコンタクト領域１４
とP+型高濃度領域１５とを形成する。
続いて熱酸化によりＮ型コレクタ領域１１の表
面に1500Åの厚みのシリコン酸化膜１７を成長さ
せ、その上からフオトレジストをマスクして選択
的にＢを加速えエネルギーが35KeV、ドーズ量
が１×1014cm2の条件でイオン注入し、900℃、30
分の熱処理によつて深さが0.3μｍのＰ型ベース領
域１２を形成する。この後、熱分解法により、上
記シリコン酸化膜１７上にシリコン窒化膜１８を
形成する。そしてフオトリソグラフイーにより開
孔部１９，２０を開孔し、続いてSiH4、AsH3の
混合ガス中で700℃に加熱することによつて、シ
リコン窒化膜１８上にAsを含有した厚さが5000
Åの多結晶シリコン層を堆積させる。この後、選
択エツチング法によつて不要部分を除去すること
によりパターニングを行ない、多結晶シリコン層
２１，２２を形成する。次に、上記多結晶シリコ
ン層２１，２２に含まれる不純物の外拡散（アウ
ト・デイフユージヨン）を防止するために全面に
熱分解法によりシリコン酸化膜（図示せず）を
5000Åの厚みに堆積し、1000℃、20秒間の熱処理
を加えることによつて多結晶シリコン層２１，２
２から不純物を拡散させ、前記Ｐ型ベース領域１
２内にはN+型エミツタ領域１３を、前記P+型高
濃度領域１５内にはN+型高濃度領域１６をそれ
ぞれ形成する。
面に1500Åの厚みのシリコン酸化膜１７を成長さ
せ、その上からフオトレジストをマスクして選択
的にＢを加速えエネルギーが35KeV、ドーズ量
が１×1014cm2の条件でイオン注入し、900℃、30
分の熱処理によつて深さが0.3μｍのＰ型ベース領
域１２を形成する。この後、熱分解法により、上
記シリコン酸化膜１７上にシリコン窒化膜１８を
形成する。そしてフオトリソグラフイーにより開
孔部１９，２０を開孔し、続いてSiH4、AsH3の
混合ガス中で700℃に加熱することによつて、シ
リコン窒化膜１８上にAsを含有した厚さが5000
Åの多結晶シリコン層を堆積させる。この後、選
択エツチング法によつて不要部分を除去すること
によりパターニングを行ない、多結晶シリコン層
２１，２２を形成する。次に、上記多結晶シリコ
ン層２１，２２に含まれる不純物の外拡散（アウ
ト・デイフユージヨン）を防止するために全面に
熱分解法によりシリコン酸化膜（図示せず）を
5000Åの厚みに堆積し、1000℃、20秒間の熱処理
を加えることによつて多結晶シリコン層２１，２
２から不純物を拡散させ、前記Ｐ型ベース領域１
２内にはN+型エミツタ領域１３を、前記P+型高
濃度領域１５内にはN+型高濃度領域１６をそれ
ぞれ形成する。
そして、hFE測定の際には外拡散防止用のシリ
コン酸化膜を除去し、多結晶シリコン層２１，２
２の表面を露出させた状態で、それぞれの表面に
前記リード２３，２４を接触させ、その間に例え
ば５〜50μA程度の電流を流すことにより行なう。
コン酸化膜を除去し、多結晶シリコン層２１，２
２の表面を露出させた状態で、それぞれの表面に
前記リード２３，２４を接触させ、その間に例え
ば５〜50μA程度の電流を流すことにより行なう。
hFEが所望する値に至つていない場合には、上
記多結晶シリコン層２１，２２を再びシリコン酸
化膜で覆い、再度熱処理を加えることによつて多
結晶シリコン層２１，２２からの不純物拡散を行
なう。そして、これを必要なだけ繰り返して行な
うことにより所望するhFEに制御することができ
る。
記多結晶シリコン層２１，２２を再びシリコン酸
化膜で覆い、再度熱処理を加えることによつて多
結晶シリコン層２１，２２からの不純物拡散を行
なう。そして、これを必要なだけ繰り返して行な
うことにより所望するhFEに制御することができ
る。
第２図は、この発明に係る半導体装置の第２の
実施例による素子構造を示す断面図である。この
実施例装置が上記実施例のものと異なつていると
ころは前記多結晶シリコン層２１，２２上に予め
シリコン酸化膜２５が形成されている点である。
このシリコン酸化膜２５の前記リード２３，２４
が接触する位置には開孔部２６，２７が形成され
ている。
実施例による素子構造を示す断面図である。この
実施例装置が上記実施例のものと異なつていると
ころは前記多結晶シリコン層２１，２２上に予め
シリコン酸化膜２５が形成されている点である。
このシリコン酸化膜２５の前記リード２３，２４
が接触する位置には開孔部２６，２７が形成され
ている。
このような構造の装置には、予めシリコン酸化
膜２５が表面に設けられているので、hFE測定後
の再熱処理を直ちに繰り返して行なうことができ
るという効果がある。
膜２５が表面に設けられているので、hFE測定後
の再熱処理を直ちに繰り返して行なうことができ
るという効果がある。
このように上記各実施例装置ではhFEを再現性
良く制御することができる。さらに上記各実施例
装置では、多結晶シリコン層２１，２２の表面抵
抗が10Ω／□以下と充分に低くなるため、hFEモ
ニタ用トランジスタとしてばかりではなく多層電
極素子として使用することも可能である。
良く制御することができる。さらに上記各実施例
装置では、多結晶シリコン層２１，２２の表面抵
抗が10Ω／□以下と充分に低くなるため、hFEモ
ニタ用トランジスタとしてばかりではなく多層電
極素子として使用することも可能である。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記各実施例ではこの発明を
NPN型トランジスタに実施した場合について説
明したが、これは基板１０としてＰ型のものを使
用し、その上にＰ型エピタキシヤル層を成長させ
ることによつてPNP型のものを構成することが
できる。
ではなく種々の変形が可能であることはいうまで
もない。例えば上記各実施例ではこの発明を
NPN型トランジスタに実施した場合について説
明したが、これは基板１０としてＰ型のものを使
用し、その上にＰ型エピタキシヤル層を成長させ
ることによつてPNP型のものを構成することが
できる。
［発明の効果］
以上説明したようにこの発明によれば、hFEを
再現性良く制御することができる半導体装置を提
供することができる。
再現性良く制御することができる半導体装置を提
供することができる。
第１図はこの発明に係る半導体装置の第１の実
施例による素子構造を示す断面図、第２図はこの
発明に係る半導体装置の第２の実施例による素子
構造を示す断面図、第３図は従来装置の素子構造
を示す断面図、第４図は上記とは異なる従来装置
の素子構造を示す断面図である。 １０……N+型シリコン半導体基板、１１……
Ｎ型コレクタ領域、１２……Ｐ型ベース領域、１
３……N+型エミツタ領域、１４……P+型ベース
コンタクト領域、１５……P+型高濃度領域、１
６……N+型高濃度領域、１７……シリコン酸化
膜、１８……シリコン窒化膜、１９，２０……開
孔部、２１，２２……多結晶シリコン層、２３，
２４……リード、２５……シリコン酸化膜。
施例による素子構造を示す断面図、第２図はこの
発明に係る半導体装置の第２の実施例による素子
構造を示す断面図、第３図は従来装置の素子構造
を示す断面図、第４図は上記とは異なる従来装置
の素子構造を示す断面図である。 １０……N+型シリコン半導体基板、１１……
Ｎ型コレクタ領域、１２……Ｐ型ベース領域、１
３……N+型エミツタ領域、１４……P+型ベース
コンタクト領域、１５……P+型高濃度領域、１
６……N+型高濃度領域、１７……シリコン酸化
膜、１８……シリコン窒化膜、１９，２０……開
孔部、２１，２２……多結晶シリコン層、２３，
２４……リード、２５……シリコン酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体と、上記基体内に選
択的に設けられた第２導電型の第１半導体領域
と、上記第１半導体領域内に選択的に設けられた
第１導電型の第２半導体領域と、上記第１半導体
領域内に選択的に設けられ第１半導体領域よりも
高濃度に不純物を含む第２導電型の第３半導体領
域と、上記第３半導体領域内に選択的に設けられ
た第１導電型の第４半導体領域と、上記基体上に
形成され上記第２半導体領域及び第４半導体領域
それぞれに対応した位置に第１及び第２開孔部を
有する第１絶縁膜と、上記第１絶縁膜の第１開孔
部を介して上記第２半導体領域と接続され、第１
導電型の不純物を含む第１多結晶半導体層と、上
記第１絶縁膜の第２開孔部を介して上記第４半導
体領域と接続され、第１導電型の不純物を含む第
２多結晶半導体層とを具備したことを特徴とする
半導体装置。 ２ 前記基体がコレクタ、前記第１半導体領域が
ベース、前記第２半導体領域がエミツタ、前記第
４半導体領域がベースコンタクト、前記第１多結
晶半導体層がエミツタ電極、前記第２多結晶半導
体層がベース電極としてそれぞれ使用される特許
請求の範囲第１項に記載の半導体装置。 ３ 前記第１多結晶半導体層及び第２多結晶半導
体層が一部表面を除いて第２絶縁膜で覆われてい
る特許請求の範囲第１項に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258661A JPH01100935A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
| KR1019880013299A KR910007104B1 (ko) | 1987-10-14 | 1988-10-12 | 반도체장치 |
| US07/256,662 US4996580A (en) | 1987-10-14 | 1988-10-13 | Bipolar semiconductor device |
| DE3855093T DE3855093T2 (de) | 1987-10-14 | 1988-10-13 | Bipolarhalbleiteranordnung |
| EP88117018A EP0312048B1 (en) | 1987-10-14 | 1988-10-13 | Bipolar semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258661A JPH01100935A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100935A JPH01100935A (ja) | 1989-04-19 |
| JPH0318341B2 true JPH0318341B2 (ja) | 1991-03-12 |
Family
ID=17323344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258661A Granted JPH01100935A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4996580A (ja) |
| EP (1) | EP0312048B1 (ja) |
| JP (1) | JPH01100935A (ja) |
| KR (1) | KR910007104B1 (ja) |
| DE (1) | DE3855093T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311055A (en) * | 1991-11-22 | 1994-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Trenched bipolar transistor structures |
| TW350089B (en) * | 1996-11-11 | 1999-01-11 | Nippon Electric Co | A semiconductor and the manufacturing method |
| GB0022345D0 (en) * | 2000-09-12 | 2000-10-25 | Jackel Int Ltd | A drinking vessel |
| US20070237207A1 (en) * | 2004-06-09 | 2007-10-11 | National Semiconductor Corporation | Beta variation cancellation in temperature sensors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197632A (en) * | 1975-12-05 | 1980-04-15 | Nippon Electric Co., Ltd. | Semiconductor device |
| JPS5268376A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor device |
| US4213806A (en) * | 1978-10-05 | 1980-07-22 | Analog Devices, Incorporated | Forming an IC chip with buried zener diode |
| US4319257A (en) * | 1980-01-16 | 1982-03-09 | Harris Corporation | Low thermal coefficient semiconductor device |
| US4435225A (en) * | 1981-05-11 | 1984-03-06 | Fairchild Camera & Instrument Corporation | Method of forming self-aligned lateral bipolar transistor |
| JPS61181140A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | 半導体装置および製造方法 |
| JPS62193137A (ja) * | 1986-02-19 | 1987-08-25 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-10-14 JP JP62258661A patent/JPH01100935A/ja active Granted
-
1988
- 1988-10-12 KR KR1019880013299A patent/KR910007104B1/ko not_active IP Right Cessation
- 1988-10-13 DE DE3855093T patent/DE3855093T2/de not_active Expired - Fee Related
- 1988-10-13 EP EP88117018A patent/EP0312048B1/en not_active Expired - Lifetime
- 1988-10-13 US US07/256,662 patent/US4996580A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3855093D1 (de) | 1996-04-18 |
| DE3855093T2 (de) | 1996-08-29 |
| EP0312048A2 (en) | 1989-04-19 |
| KR910007104B1 (ko) | 1991-09-18 |
| US4996580A (en) | 1991-02-26 |
| KR890007402A (ko) | 1989-06-19 |
| EP0312048B1 (en) | 1996-03-13 |
| EP0312048A3 (en) | 1990-07-25 |
| JPH01100935A (ja) | 1989-04-19 |
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