JPH0317789A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0317789A JPH0317789A JP1151812A JP15181289A JPH0317789A JP H0317789 A JPH0317789 A JP H0317789A JP 1151812 A JP1151812 A JP 1151812A JP 15181289 A JP15181289 A JP 15181289A JP H0317789 A JPH0317789 A JP H0317789A
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- JP
- Japan
- Prior art keywords
- bus
- ram
- peripheral function
- data
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 43
- 230000002457 bidirectional effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
高速ワン・チップ・マイクロコンピュータに関すコア部
、ＲＡＭ及び複数の周辺機能部の内蔵された従来のワン
・チップ・マイクロコンピュータの構威ブロック図を第
２図に示し、これを参照して説明する。
、ＲＡＭ及び複数の周辺機能部の内蔵された従来のワン
・チップ・マイクロコンピュータの構威ブロック図を第
２図に示し、これを参照して説明する。
１はワン・チップ・マイクロコンピュータのデータ処理
およびチップ全体を制御するコア部（以下、マイコン・
コア部と略す）である。このマイコン・コア１部は、デ
ータ・バス３により、周辺機能部用のデータ・バス７と
双方向型スリー・スデイト・バッファ４を介して接続さ
れている。この周辺機能部用のデータ・バス７には、Ｒ
ＡＭ部２、及び、複数の周辺機能部５が結合されており
、これらがマイコン・コア部１からの読み込み・書き込
み制御バス６の信号によって制御されている。
およびチップ全体を制御するコア部（以下、マイコン・
コア部と略す）である。このマイコン・コア１部は、デ
ータ・バス３により、周辺機能部用のデータ・バス７と
双方向型スリー・スデイト・バッファ４を介して接続さ
れている。この周辺機能部用のデータ・バス７には、Ｒ
ＡＭ部２、及び、複数の周辺機能部５が結合されており
、これらがマイコン・コア部１からの読み込み・書き込
み制御バス６の信号によって制御されている。
まず、複数の周辺機能部５またはＲＡＭ２へのデータ書
き込み時は、マイコン・コア部１からの読み込み・書き
込み制御バス６により、双方向型スリー・ステート・バ
ッファ４のドライブ方向を周辺機能部用のデータ・バス
７に設定し、マイコン・コア部ｌのデータ・バス３に乗
せられたデータを周辺機能部５またはＲＡＭ２へ書き込
む。
き込み時は、マイコン・コア部１からの読み込み・書き
込み制御バス６により、双方向型スリー・ステート・バ
ッファ４のドライブ方向を周辺機能部用のデータ・バス
７に設定し、マイコン・コア部ｌのデータ・バス３に乗
せられたデータを周辺機能部５またはＲＡＭ２へ書き込
む。
次に、複数の周辺機能部５またはＲＡＭ２からのデータ
読みだし時は、マイコン・コア部１からの読み込み・書
き込み制御バス６により双方向型スリー・ステート・バ
ッファ４のドライブ方向をマイコン・コア部１のデータ
・バス３に設定し、周辺機能部用のデータ・バス７に乗
せられたデータをマイコン・コア部ｌのデータ・バス３
へ送り込む。
読みだし時は、マイコン・コア部１からの読み込み・書
き込み制御バス６により双方向型スリー・ステート・バ
ッファ４のドライブ方向をマイコン・コア部１のデータ
・バス３に設定し、周辺機能部用のデータ・バス７に乗
せられたデータをマイコン・コア部ｌのデータ・バス３
へ送り込む。
発明が解決しようとする課題
上記従来のような構成では、周辺機能部用のデータ・バ
ス７に複数の周辺機能部５とＲＡＭ部２とが接続されて
いるため、周辺機能用のデータ・バス７の負荷容量が非
常に増大してしまう。一方、複数の周辺機能部５は各々
、たとえばデータ・アクセスの比較速いラッチなどで、
周辺機能部用のデータ・バス７に接続されているが、Ｒ
ＡＭ２のアクセスはラッチに比べると非常に遅い。従っ
て、多くの周辺機能部を取り込まなければならないワン
・チップ・マイクロコンピュータでは、この周辺機能部
用のデータ・バス７に対する負荷容量（静電容量）増大
により、ＲＡＭ部２とマイコン・コア部１とのアクセス
は遅くなり、高速のワン・チップ・マイクロコンピュー
タに適さないという問題点を有していた。
ス７に複数の周辺機能部５とＲＡＭ部２とが接続されて
いるため、周辺機能用のデータ・バス７の負荷容量が非
常に増大してしまう。一方、複数の周辺機能部５は各々
、たとえばデータ・アクセスの比較速いラッチなどで、
周辺機能部用のデータ・バス７に接続されているが、Ｒ
ＡＭ２のアクセスはラッチに比べると非常に遅い。従っ
て、多くの周辺機能部を取り込まなければならないワン
・チップ・マイクロコンピュータでは、この周辺機能部
用のデータ・バス７に対する負荷容量（静電容量）増大
により、ＲＡＭ部２とマイコン・コア部１とのアクセス
は遅くなり、高速のワン・チップ・マイクロコンピュー
タに適さないという問題点を有していた。
本発明は、これにの課題を解決するものであり、このＲ
ＡＭ部２な接続されたデータ・バス７の負荷容量の軽減
を図ることを目的とするものである。
ＡＭ部２な接続されたデータ・バス７の負荷容量の軽減
を図ることを目的とするものである。
課題を解決するための手段
本発明のマイクロコンピュータは、ＲＡＭへのデータを
アクセスするためのデータ・バスがマイコン・コア部の
データ・バスと直結され、かつ、前記マイコン・コア部
のデータ・バスと双方向型スリー・ステート・バッファ
を介して複数の周辺機能部に接続されて横戒されたもの
である。
アクセスするためのデータ・バスがマイコン・コア部の
データ・バスと直結され、かつ、前記マイコン・コア部
のデータ・バスと双方向型スリー・ステート・バッファ
を介して複数の周辺機能部に接続されて横戒されたもの
である。
作用
本発明によると、ＲＡＭに接続されたデータ・バスと周
辺機能部用のデータ・バスとが双方向型スリー・ステー
ト・バッファにより完全に分離されるため、ＲＡＭに接
続されたデータ・バスの静電容量は、周辺機能部の数に
よらず、低く抑えられ、ＲＡＭの高速アクセスが可能と
なる。
辺機能部用のデータ・バスとが双方向型スリー・ステー
ト・バッファにより完全に分離されるため、ＲＡＭに接
続されたデータ・バスの静電容量は、周辺機能部の数に
よらず、低く抑えられ、ＲＡＭの高速アクセスが可能と
なる。
実施例
第一図に、マイコン・コア部、ＲＡＭ及び周辺機能部を
有する本発明のワン・チップ・マイクロコンピュータの
データ・バス構戒のブロック図を示し、これを参照して
説明する。
有する本発明のワン・チップ・マイクロコンピュータの
データ・バス構戒のブロック図を示し、これを参照して
説明する。
■はワン・チップ・マイクロコンピュータのデータ処理
およびチップ全体を制御するマイコン・コア部である。
およびチップ全体を制御するマイコン・コア部である。
マイコン・コア部１のデータ・バス３は、ＲＡＭ部２と
直接に接続されており、そのうえ、このデータ・バス３
と周辺機能部用のデータ・バス７とは双方向型スリー・
ステート・バッファ４を介して接続されている。この周
辺機能部用のデータ・バス７には、複数の周辺機能部５
がそれぞれ、並列的に接続されている。また、前記ＲＡ
Ｍ２、双方向型スリー・ステート・バッファ４、および
、複数の各周辺機能部５はマイコン・コア＃ｌからの読
み込み・書き込み制御バス６に接続され、同制御バス６
の信号により制卸されている。
直接に接続されており、そのうえ、このデータ・バス３
と周辺機能部用のデータ・バス７とは双方向型スリー・
ステート・バッファ４を介して接続されている。この周
辺機能部用のデータ・バス７には、複数の周辺機能部５
がそれぞれ、並列的に接続されている。また、前記ＲＡ
Ｍ２、双方向型スリー・ステート・バッファ４、および
、複数の各周辺機能部５はマイコン・コア＃ｌからの読
み込み・書き込み制御バス６に接続され、同制御バス６
の信号により制卸されている。
まず、複数の周辺機能部５へのデータ書き込み時は、マ
イコン・コア部１からの読み込み・書き込み制御バス６
により双方向型スリー・ステート・バッファ４のドライ
ブ方向を周辺機能部用データ・バス７に設定し、マイコ
ン・コア部ｌのデータ・バス３に乗せられたデータを各
々の周辺機能部５へ書き込む。また、この周辺機能部５
からのデータ読み出しは、マイコン・コア部１からの読
み込み・書き込み制御バス６により、双方向型スリー・
ステート・バッファ４のドライブ方向をデータ・バス３
に設定しておこなう。
イコン・コア部１からの読み込み・書き込み制御バス６
により双方向型スリー・ステート・バッファ４のドライ
ブ方向を周辺機能部用データ・バス７に設定し、マイコ
ン・コア部ｌのデータ・バス３に乗せられたデータを各
々の周辺機能部５へ書き込む。また、この周辺機能部５
からのデータ読み出しは、マイコン・コア部１からの読
み込み・書き込み制御バス６により、双方向型スリー・
ステート・バッファ４のドライブ方向をデータ・バス３
に設定しておこなう。
次に、ＲＡＭ２へのデータ書き込み時は，マイコン・コ
ア部１からの読み込み・書き込み制御バス６により、双
方向型のスリー・ステート・バッファ４のドライブ方向
を周辺機能部用のデータ・バス７に設定したまま、マイ
コン・コア部１のデータ・バス３に乗せられたデータを
直接にＲＡＭ２に書き込む。また、ＲＡＭ２からのデー
タ読み出しも、マイコン・コア部１からの読み込み・書
き込み制御バス６により、双方向型スリー・ステート・
バッファ４のドライブ方向を周辺機能部用のデータ・バ
ス７に設定し、ＲＡＭ２のデータを読み出す。
ア部１からの読み込み・書き込み制御バス６により、双
方向型のスリー・ステート・バッファ４のドライブ方向
を周辺機能部用のデータ・バス７に設定したまま、マイ
コン・コア部１のデータ・バス３に乗せられたデータを
直接にＲＡＭ２に書き込む。また、ＲＡＭ２からのデー
タ読み出しも、マイコン・コア部１からの読み込み・書
き込み制御バス６により、双方向型スリー・ステート・
バッファ４のドライブ方向を周辺機能部用のデータ・バ
ス７に設定し、ＲＡＭ２のデータを読み出す。
発明の効果
本発明によると、ＲＡＭ２に接続されたデータ・バス３
と周辺機能部用のデータ・バス７とが双方向型スリー・
ステート・バッファ４により、完全に分離されるため、
ＲＡＭ２に接続されたデータ・バス３の負荷容量は、周
辺機能部の数によらず、低く抑えられる。従って、多く
の周辺機能部５を取り込まなければならないワン・チッ
プ・マイクロコンピュータにおいて、この周辺機能部用
データ・バス７に対する負荷容量が増大してもＲＡＭの
高速アクセスが可能となる効果を得ることができ、極め
て有効である。
と周辺機能部用のデータ・バス７とが双方向型スリー・
ステート・バッファ４により、完全に分離されるため、
ＲＡＭ２に接続されたデータ・バス３の負荷容量は、周
辺機能部の数によらず、低く抑えられる。従って、多く
の周辺機能部５を取り込まなければならないワン・チッ
プ・マイクロコンピュータにおいて、この周辺機能部用
データ・バス７に対する負荷容量が増大してもＲＡＭの
高速アクセスが可能となる効果を得ることができ、極め
て有効である。
第１図は本発明の実施例マイクロコンピュータの構成ブ
ロック図、第２図は従来例マイクロコンピュータの構成
ブロック図である。 １・・・・・・マイコン・コア部、２・・・・・・ＲＡ
Ｍ、３・・・・・・マイコン・コア部のデータ・バス、
４・・・・・・双方向型スリー・ステート・バッファ、
５・旧・・周辺機能部、６・・・・・・読み込み・書き
込み制御バス、７・・・・・・周辺機能部用のデータ・
バス。 代理人の氏名 弁理士 粟野重孝 はか１名顧１図 ３．一一ヂータ ハ゛ス 第 ２ 図
ロック図、第２図は従来例マイクロコンピュータの構成
ブロック図である。 １・・・・・・マイコン・コア部、２・・・・・・ＲＡ
Ｍ、３・・・・・・マイコン・コア部のデータ・バス、
４・・・・・・双方向型スリー・ステート・バッファ、
５・旧・・周辺機能部、６・・・・・・読み込み・書き
込み制御バス、７・・・・・・周辺機能部用のデータ・
バス。 代理人の氏名 弁理士 粟野重孝 はか１名顧１図 ３．一一ヂータ ハ゛ス 第 ２ 図
Claims (1)
- コア部、ＲＡＭ及び複数周辺機能部を有し、前記ＲＡＭ
へのデータをアクセスするためのデータ・バスが前記コ
ア部のデータ・バスと直結され、かつ、前記コア部のデ
ータ・バスが双方向型スリー・ステート・バッファを介
して、前記複数の周辺機能部にそれぞれ接続されたこと
を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151812A JPH0317789A (ja) | 1989-06-14 | 1989-06-14 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151812A JPH0317789A (ja) | 1989-06-14 | 1989-06-14 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317789A true JPH0317789A (ja) | 1991-01-25 |
Family
ID=15526848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151812A Pending JPH0317789A (ja) | 1989-06-14 | 1989-06-14 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317789A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233757A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | マイクロ・コンピユ−タ |
-
1989
- 1989-06-14 JP JP1151812A patent/JPH0317789A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233757A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | マイクロ・コンピユ−タ |
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