JPH03174837A - タイミング整合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、タイミング整合回路、更に詳しく言えば、同
期信号などのタイミング信号を持つディジタル符号列か
らなる入力データ信号の位相と所定の基準パルスの位相
とを一定の位相関係に保ち、上記データ信号のタイミン
グ即ち位相を調整するタイミング整合回路に関する。

【従来の技ｔｌｆｌ ディジタル信号系列の伝送／通信においては、複数のデ
ィジタル信号のタイミング（位相）合わせを必要とする
ことが少なくない。例えば。 １）基準を与える基準パルス信号に対して複数の信号の
タイミング合わせを行った後、時分割多重化したり、交
換処理をする場合、 ２）一定のフレーム形式の情報部に複数のデータセルを
積み込む際に、データセルの先頭をフレーム情報部の先
頭に一致させる場合、 等である。 このようなタイミング合わせを行う回路の一例として、
特開昭６０−２４０２３７号公報に示されるタイミング
整合回路がある。この回路は、第２図に示す゛ように、
入力データ信号Ｄ１と入力データ信号Ｄ８と同期したタ
イミングパルスＰ工を先入れ先出しバッファメモリ（以
下ＦＩＦＯメモリと略称する）１に書き込み、このＦＩ
ＦＯメモリ１から読み出された出力タイミングパルスＰ
、と基準パルスＰＲとの位相比較を行い、両者が不一致
のときにＦＩＦＯメモリ１からの出力データの読み出し
を停止し１両者が一致したときに読み出しを再開するこ
とによってデータ信号の位相を上記基準パルスの位相と
一定関係に保つ、即ちタイミング整合を行うものである
。 【発明が解決しようとする課題】 しかしながら、第２図で示した回路は、ＦＩＦＯメモリ
１からの出力データの読み出し停止期間は、出力タイミ
ングパルスＰ、を起点にし、基準パルスＣを終点として
いる。従って、基準パルスＰＲの周期がタイミングパル
スＰユの周期と異なり、特に基準パルスＰＲの周期がタ
イミングパルスＰ１の周期の整数倍となるような場合、 タイミングパルスＰヨによって停止したＦＩＦＯメモリ
１の読み出しが、本来より長い待ち時間の後の基準パル
スで読み出しを再開するので、ＦＩＦＯメモリの容量が
小さいときは溢れを生じる。 又、基準パルスＰＲの周期がタイミングパルスＰ１の周
期より短いとき、基準パルスに合ってデータが出力され
るときと基準タイミングに合わないでデータが出力され
るときがある。 しかし、基準パルスＰＲがタイミングパルスＰユより周
期が短い場合は、物理的に意味を持たないので考慮する
必要はない。 第２図の回路では、タイミングパルスの周期と基準パル
スの周期が一致する、もしくは、基準パルスの周期がタ
イミングパルスの周期より長いときに、タイミングパル
スや基準パルスを分周／逓倍して周期を一致させるよう
な付加回路が必要となり、構成が複雑になる。更に分局
を行う場合は、分局により、一致検出の頻度が減少する
ため、その減少と反比例して必要なバッファメモリ量が
増大するという欠点がある。更に、基準パルスの周期が
タイミングパルスの周期のｋ（ｋは整数）倍となるとき
、最初のタイミングパルスが一致した後、次の（ｋ−１
）個のタイミングパルスを無視する回路を付加し、一致
検出を速やかに行う構成も提案されているものの、最初
のタイミングパルスが基準パルスと一致するまでに、最
大で基準パルスの周期の時間を必要とするため、必要な
バッファメモリ量は単なる分局を行うときと変わりない
。 本発明の主な目的は、簡単な回路でタイミングパルスの
周期と基準パルスの周期の比に関係無く、動作するタイ
ミング整合回路を提供することにある。 本発明の他の目的は基準パルスの周期がタイミングパル
スの周期の整数倍となる場合でも、分局。 逓倍回路を用いることなく、基準パルスの周期とタイミ
ングパルスの周期が等しい場合に比べて、バッファメモ
リ量を増大させる必要のないタイミング整合回路を提供
することにある。

【課題を解決するための手段】

本発明は、上記目的を達成するため、バッファメモリか
らデータ信号及びタイミングパルスを読み出す読み出し
制御回路を、 基準パルスの発生から上記基準パルスの発生後の上記読
み出された最初の上記タイミングパルスまで期間を計数
する手段と、上記タイミングパルスの本来の周期（基準
周期と呼ぶ）から上記期間を減算した期間（整合期間と
呼ぶ）上記バッファメモリからの上記入力データ信号及
び上記タイミングパルスを読み出しを停止する制御回路
とで構成した。 上記読み出しを停止する期間の開始は上記バッファメモ
リから上記タイミングパルスを読み出した直後のみなら
ず、一定の時間であればよい。 上記バッファメモリは先入れ先だしパフアメモリ、即ち
ＦＩＦＯメモリの他にＲＡＭと書き込み用アドレス信号
発生回路、読み出し用アドレス信号発生回路を組合せた
ものでもよい。 本発明は単一の入力データと基準パルスのタイミングを
整合する場合のほか、複数の入力データの位相を基準パ
ルスの位相と一定の関係に保つ場合も含む。

【作用】

本発明によれば、バッファメモリの読み出しを制御する
期間の計数を基準パルスを起点とし、タイミングパルス
を終点として計数し、終点としたタイミングパルスの直
後から、又は一定時間後から上記整合期間の時間だけデ
ータの読み出しを禁止するため、基準パルスの周期に係
らず、読み出し禁止期間はタイミングパルスの基準周期
以下となる。 従って、バッファメモリの容量を少なくすることができ
、タイミングパルスの基準周期内にタイミング整合処理
を終了させることが可能となる。 又、基準パルスの周期がタイミングパルスの周期の整数
倍となる時にでも、整合期間はタイミングパルスの基準
期間より短いので、分局や逓倍回路等を必要としないタ
イミング整合回路を構成できる。

【実施例】

以下１本発明の実施例を図面を用いて説明する。 第１図は本発明によるタイミング整合回路の一実施例の
ブロック図である。 入力タイミングパルスＰ１は図に示していないタイミン
グ抽出回路でデータ信号から分離された信号で、入力デ
ータＤいと同期している。入力データＤ、及び入力タイ
ミングパルスＰ１は書き込みクロックＷＲによってＦＩ
ＦＯメモリ１に書き込まれる。ＦＩＦＯメモリ１に書き
込まれた入力データＤ□及び入力タイミングパルスＰ１
は制御回Ｍ２からの読み出しクロックＲＤによって、出
力データＤ２及びタイミングパルスＰ、として読み出さ
れる。出力タイミングパルスＰ２は基準パルスＰＲから
作られ、出力データＤ８に付加される。 基準パルスＰＲと読み出しパルスＲ１との整合が取れて
いないときは、基準パルスＰＲから、ＦＩＦＯメモリ１
よりタイミング信号Ｐ３が出力されるまでの期間を、カ
ウンタ３を用いて計測し、タイミングパルスの基準期間
から上記計測した期間を減じて、その期間（整合期間〉
だけ、ＦＩＦＯメモリｌの読み出しを停止させる。 ここで、カウンタ３は、基準パルスＰＲからタイミング
信号Ｐ３までの期間を計測しているが。 この計測結果が得られた時点から更に計数を進め。 タイミングパルスの期間を示す計数値まで進めていけば
、それがタイミングパルスの基準期間から計測した期間
を減じたものに等しく計数が行われたこととなる。即ち
、タイミングパルスの基準期間がｍクロックであるとす
れば、（ｍ＋１）進カウンタを用いて、基準パルスＰＲ
から次に発生するタイミングパルスＰ３までの間隔を計
数し、その次のクロックからｍ＋１になるまでのＦＩＦ
Ｏメモリ１の読み出しを停止すればよい、ここで、タイ
ミングパルスの基準期間がｍクロックのとき。 （ｍ＋１）進のカウンタを用いる理由は、カウント値が
Ｏの時を、カウンタの非動作状態とするためである。 以上は、増進カウンタを用いたカウンタ及び制御回路で
あるが、（ｍ＋１）進の減速カウンタを用いても同様に
構成することができる。即ち、基準パルスＰＲからタイ
ミングパルスＰ、までカウンタを減速すれば、タイミン
グパルスＰ３が来たときの値がＦＩＦＯメモリ１の読み
出しを停止するクロック数となる。従って、カウンタが
ＯになるまでＦＩＦＯメモリ１の読み出しを停止すれば
よい。 上記制御回路２は、例えば第３図のような簡単な回路に
より実現することができる。 第３図の回路において、ＪＫフリップフロップ２１の出
力Ｑは、（ｍ＋１）進のカウンタ３１の０Ｎ１０ＦＦを
制御するものであり、ＪＫフリップフロップ２２の出力
Ｑは、ＦＩＦＯメモリ１の読み出し停止を制御するもの
である。ＡＮＤゲート２４は、計測の開始を制御しカウ
ンタの起動を行うもので、基準パルスＰＲが入力され、
且つタイミングパルスＰ、、が来ていないときに、フリ
ップフロップ２１のセットを行う、基準パルスＰＲとタ
イミングパルスＰつが同時に来たときは、タイミング整
合が取れているときであり、本回路は機能しない、ＮＯ
Ｒゲート２５．２６は、カウンタの停止を制御するもの
であり、カウンタ３１の桁上げ信号または、タイミング
パルスを伴った基準パルスによって、フリップフロップ
２１のリセットを行う、ＡＮＤゲート２７は、ＦＩＦＯ
メモリの読み出しクロック停止の開始を行うもので。 カウンタ３１が動作状態にあり且つＦＩＦＯメモリの読
み出し停止が行われておらず更にタイミングパルスが入
力されたとき、　　フリップフロップ２２をセットする
。また、フリップフロップ２２は、カウンタの桁上げ信
号によりリセットされ、ＦＩＦＯメモリの読み出し停止
を終了する。ＡＮＤゲート２８は、フリップフロップ２
２の出力によって読み出しクロックＲＤのＯＮ１０　Ｆ
　Ｆを行う。 第４図は、上記第１図に示したタイミング整合回路のタ
イミングチャートを示したものである。 これは、基準パルスＰＲからタイミング信号までの間隔
クロックが５である場合で、ＦＩＦＯメモリ１の読み出
しクロック、即ち、出力信号ＲＤが（ｍ−５）回分停止
しており、基準パルスＰＲか６ｍクロック後のＦＩＦＯ
メモリ１からのデータ出力が、ＦＩＦＯメモリ１からの
タイミング出力Ｐ、と共に出ている、即ち、タイミング
パルスに対する先頭のデータとなっている。 第５図は、本発明によるタイミング整合回路の他の実施
例のブロック図である０本実施例では、バッファメモリ
を、ランダムアクセスメモリ（ＲＡＭ）５と、上記入力
タイミング信号により上記ランダムアクセスメモリ５の
書き込みアドレスを発生する書き込みアドレス発生回路
７と、制御回路２の出力より上記ランダムアクセスメモ
リ５の読み出しアドレスを発生する読み出しアドレス発
生回路８と、上記書き込みアドレス発生回路７と読み出
しアドレス発生回路８の出力を選択して上記ランダムア
クセスメモリ５に加えるアドレス線選択回路６で構成さ
れている。第１図の実施例と比べて、カウンタ２及び制
御回路３の構成、動作は基本的に同一である。しかし、
第１図の実施例では、ＦＩＦＯメモリ１の読み出しクロ
ックの停止の制御を行っていたことに比べて、本実施例
では、読み出しアドレス発生回路８の動作を停止させ、
同一アドレスから読み出すことで、バッファメモリの読
み出し停止の動作を行う。 次に、本発明によるタイミング整合回路の適用例を説明
する。 第６図は、入力データ信号として広帯域ｌ５ＤＮで用い
られるＡＴＭ　（非同期転送モード）セルに対して入力
タイミング信号としてＡＴＭセルの先頭を示すタイミン
グ信号を用い、複数の回線からの入力データ信号（ＡＴ
Ｍ信号）のセルの位相を合わせて、ＡＴＭ交換機で交換
を行うものである。即ちＡＴＭ交換機で交換を行うため
には、入力部で各回線の信号である一定ビット数で構威
されるセルの位相をＡＴＭ交換機が発生する基準パルス
に対して特定の位相関係になるように位相調整（タイミ
ング整合）しなければならない。 第６図において、４０はＡＴＭ交換機を、４１〜４３は
各回線ごとに設けられた本発明によるタイミング整合回
路を表す、各タイミング整合回路４１〜４３には基準パ
ルスＰＲが共通に加えられている。ここで、ＡＴＭセル
が１セルあたり３６バイトであるとする。また、セル伝
送速度が１バイトにつき１８．７２ＭＨｚとする。また
、ＡＴＭ交換機４０は、セルの先頭を合わせる為の基準
パルスとして、現在の馬用交換機の基準パルスＰＲとし
て広く用いられている８　ｋ　Ｈｚのクロックを用いる
とする。この場合、８ｋＨｚクロツクの１周期には、６
５セルが存在している。即ち、これは、基準パルスの周
期がタイミングパルスの周期の６５倍の場合である。 第７図は、第６図に示すＡＴＭ交換装置４０におけるタ
イミングチャートを示している。即ち、セルの位相につ
いて異なる複数回線のセル入力１〜ｉと、８ｋＨｚの基
準パルスＰＲを入力とするタイミング整合回路４１〜４
３により、ＡＴＭ交換機の入力１〜ｉのセルに関する位
相が揃ったことを示す。 第８図は複数のパケット又はセル形式のデータを第９図
のような一定のフレーム形式の信号に変換する回路に、
本発明のタイミング整合回路を適用した実施例を示す、
パケットとセルの違いは。 当分野でよく知られているように、ビット長が可変か固
定の違いである。以下、セルの場合について説明する。 信号の伝送形式として、第９図に示すような複数の列と
複数の行を持つフレームを構威し。 左側の数列には伝送のための制御信号（オーバヘット（
ＯＨ）と呼ぶ）右側の列には伝送すべきデータ（情報部
と呼ぶ）を配列し、制御情報及びデータを図中の矢印に
従って伝送するものである。 第９図に示すような一連のセル１〜ｋをフレームの情報
部に詰め込む必要があり、セル１の先頭を情報部の先頭
に一致させること（タイミング整合）が重要である。 第８図の回路の構成動作を第１０図のタイミングチャー
トを参照しながら説明する。 入力回路１２は、入力データＤ０及び入力タイミングパ
ルスＰ０の信号レベルが本回路と異なっているときはレ
ベルの変換を行い、更に、入力データのピットクロック
の位相が本装置で生成した入力側クロックＣｃの位相と
異なっているときはピットバッファリングを行い、デー
タＤ１及びタイミングパルスＰ１として出力する。デー
タＤユ及びＤｏは一定ビット数のセルが連続したもので
ある。 ＦＩＦＯメモリｌは、タイミング整合回路におけるバッ
ファメモリの機能を果たすと同時に、フレームのオーバ
ヘッド情報を挿入するためのブランクを挿入する速度変
換機能を行う、ＯＨ挿入制御回路１０は、フレームパル
スＰＦＲを基準パルスＰＲにして、フレームオーバヘッ
ド情報が挿入されるべき場所を判別して、読み出し禁止
の論理信号ＣＨを出力するとともにデータセレクタ９の
入力信号Ｂ（フレームのオーバヘッド情報）を選択する
制御信号をセレクタに加え、その間のフレーム信号出力
ＤＦを、別に与えられたＯＨ部倍信号ＯＨ出力されるよ
うに切り換えを行う、読み出し制御回路２は、第１図で
説明したタイミング整合を行うが、読み出し禁止の論理
信号ＣＨが加えられている間は、ＦＩＦＯＩからの読み
出し動作を停止する。カウンタ３も、第１図で説明した
タイミング整合に関するもので、フレームの先頭を表す
基準パルスＰＦＲから次に表れるタイミングパルスＰ、
までの期間Ｔを計数し、セルの期間ｔから時間Ｔを引い
た時間ｔ−Ｔの期間読みだしを停止する。ただし、読み
出し制御回路２と同じく、ＯＨ情報が挿入されている間
は計数を停止する。ＰＬＬ１１は、出力フレーム信号側
のクロックがＯＨ部の情報の分を含んでいるのに対して
、入力側クロックは含んでいないので、適切な速度のク
ロックを発生させるためのものである。　入力データ信
号は、ＯＨ情報を含むためにバースト的に読み出される
が、その読みだす際に基準クロックとのタイミング整合
が図られる。 以上本発明の実施例について説明したが１本発明が上記
実施例に限定されないことは説明するまでもない。

【発明の効果】

本発明は、以下に記載されるような効果を奏する。 まず、入力データを入力タイミング信号と共に先入れ先
出しバッファメモリ（ＦＩＦＯメモリ）に−時記憶させ
、基準パルスからタイミングパルスの出力までの時間を
計数し、タイミングパルスの基準周期からその計数結果
を減じた時間だけ停止することにより、カウンタとカウ
ンタを制御する簡単な回路を付加するだけでタイミング
整合回路を構成できる。 また、本発明によるタイミング整合回路は、基準パルス
が入力された時点から次のタイミングパルスが入力され
るまでの時間に基づくため、タイミングパルスに比べて
基準パルスがまれにしか来ない、言い替えれば、基準パ
ルスの周期がタイミングパルスの周期より長い場合にも
１回路構成を変更／付加する必要はない。 更に、ＦＩＦＯメモリの読み出し停止が継続する時間は
、タイミングパルスの周期より必ず短くなるため、必要
なバッファメモリ量は、従来の技術と比べて、基準パル
スとタイミングパルスの周期の比に比例して少なくする
ことが可能となる。 更に、実施例で示したように、本発明によるタイミング
整合回路は、周期１／ｊ　［ｓｌのクロックでＦＩＦＯ
メモリの書き込みを行い１周期ｌ／ｋ　［ｓｌの周期を
持つクロックの内のｊ個／ＳのパルスによってＦＩＦＯ
メモリの読み出しを行う、ｊ／ｓの速度変換回路と整合
性がよいという特徴を有する。

【図面の簡単な説明】

第１図は本発明によるタイミング整合回路の一実施例の
ブロック図、第２図は従来技術によるタイミング整合回
路の一例のブロック図、第３図は、第１図の制御回路２
及びカウンタ３の部分の一実施例の回路図、第４図は、
第１図のタイミングの整合動作を説明するためのタイミ
ングチャート、第５図は本発明によるタイミング整合回
路の他の実施例のブロック図、第６図は１本発明のタイ
ミング整合回路を適用したＡＴＭ交換機の構成図、第７
図はＡＴＭ交換機への適用例におけるタイミングチヤー
ド、第８図は本発明によるタイミング整合回路の一適用
例であるフレーム生成回路のブロック図、第９図は第８
図のフレーム生成回路によって生成されるフレームの構
成図、第１０図は、第８図のフレーム生成回路によりタ
イミング整合を説明するためのタイミングチャートを表
している。 １・・・・・・バッファメモリ（ＦＩＦＯメモリ）２・
・・・・・制御回路、 ３・・・・・・（ｍ＋１）進カウンタ、４・・・・・・
制御回路、 ５・・・・・・ランダムアクセスメモリ（ＲＡＭ）６・
・・・・・アドレス信号選択回路、７・・・・・・書き
込みアドレス発生回路、８・・・・・・読み出しアドレ
ス発生回路、９・・・・・・データセレクタ、 １０・・・・・・オーバヘッド挿入制御回路、１１・・
・・・・ＰＬＬ、 １２・・・・・・入力回路。 ２１．２２・・・・・・ＪＫフリップフロップ、２３．
２９・・・・・・ＮＯＴゲート、２４．２７，２８・・
・・・・ＡＮＤゲート、２５．２６・・・・・・ＮＯＲ
ゲート。 ３１・・・・・・（ｍ＋１）″ｊＩＡ増進カウンタ。 ４０・・・・・・ＡＴＭ交換機、 ４１〜４３・・・・・・タイミング整合回路、Ｄ＠ｅ　
Ｉ）ｘ＊　Ｉ）ｓｔ　ＤＦ・・・・・・データ信号、ｐ
、、ｐ、、ｐ、、ｐ、・・・・・・タイミングパルス、
ＷＲ・・・・・・書き込みクロック信号、ＰＲ・・・・
・・基準パルス。 ＥＮ・・・・・・カウンタイネーブル信号。 Ｃｙ・・・・・・カウンタ桁上げ信号。 Ｒ＾・・・・・・読み出しアドレス信号。 Ｒ＾・・・・・・書き込みアドレス信号、ＲＡＳ・・・
・・・読み出しアドレス停止制御信号。

Claims (1)

1. 【特許請求の範囲】 １、２値のディジタル符号列からなる入力データ信号及
   び上記入力データ信号の時間基準を与えるタイミングパ
   ルスとを一時記憶し、上記入力データ信号及び上記タイ
   ミングパルスの書き込みの順序関係と読み出しの順序関
   係が保存されるバッファメモリと、上記バッファメモリ
   からの上記入力データ信号及び上記タイミングパルスの
   読み出しを、読み出された上記タイミングパルスがタイ
   ミング合わせの基準となる基準パルスと一定の位相関係
   となるように上記読み出す読み出し回路をもつタイミン
   グ整合回路において、 上記読み出し回路が上記基準パルスの発生から上記基準
   パルスの発生後に読み出された上記タイミングパルスま
   での期間を計数する計数手段と、上記タイミングパルス
   の基準周期から上記期間を減算した期間に対応する整合
   時間だけ上記バッファメモリからの上記入力データ信号
   の読み出しを停止する制御回路とをもつことを特徴とす
   るタイミング整合回路。 ２、請求項第１記載において、上記制御回路が、上記バ
   ッファメモリからの上記入力データ信号の読み出しを停
   止する期間の開始が上記バッファメモリから、読み出さ
   れた上記タイミングパルスの直後となるように構成され
   たことを特徴とするタイミング整合回路。 ３、請求項第１又は第２記載において、上記基準パルス
   は上記タイミングパルスの基準周期の整数倍の周期を持
   ち、上記制御回路が上記バッファメモリの読み出しの停
   止を上記計数手段が計数を開始してから最初に上記バッ
   ファメモリから出力されたタイミング信号の出力で停止
   する様に構成されたタイミング整合回路。 ４、請求項第１、第２又は第３に記載において、上記バ
   ッファメモリが先入れ先出しメモリ（ＦＩＦＯ）により
   構成されたタイミング整合回路５、請求項第１、第２又
   は第３に記載において、上記バッファメモリがランダム
   アクセスメモリと、上記入力タイミング信号により上記
   ランダムアクセスメモリの書き込みアドレスを発生する
   書き込みアドレス発生回路と、上記制御回路の出力より
   上記ランダムアクセスメモリの読み出しアドレスを発生
   する読み出しアドレス発生回路と、上記書き込みアドレ
   ス発生回路と読み出しアドレス発生回路の出力を選択し
   て上記ランダムアクセスメモリにくわえるアドレス線選
   択回路で構成されたことを特徴とするタイミング整合回
   路。 ６、一定のビット数のセルの連続からなる入力データ信
   号と上記セルに同期したタイミングパルスを持つ複数の
   回線信号を入力とする交換機であって、上記交換機の入
   力部に回線それぞれに請求項第１、第２、第３、第４又
   は第５記載のタイミング整合回路を設け、各タイミング
   整合回路に共通の基準パルスを加えるように構成された
   交換機。 ７、固定又は可変ビット数の連続する複数の単位データ
   信号及び上記単位信号の先頭を示すタイミングパルスを
   入力とし、オーバヘッド部と情報部からなるフレームの
   上記情報部に、上記複数の単位信号をいれたフレーム信
   号を発生する回路であって、 上記複数の単位データ信号及び上記タイミングパルスの
   書き込みの順序関係と読み出しの順序関係が保存される
   バッファメモリと、上記フレーム信号の周期を持つ基準
   パルスを発生する信号源と、上記基準パルスの発生から
   上記基準パルスの発生後に読み出された上記タイミング
   パルスまでの期間を計数する計数手段と、上記タイミン
   グパルスの基準周期から上記期間を減算し、かつ、上記
   オーバヘッド部の期間だけ上記バッファメモリの読み出
   しを停止する読み出し制御回路と、上記バッファメモリ
   から読み出された上記複数の単位データ信号及びオーバ
   ヘッド部の信号を選択して連結するセレクタとを持つフ
   レーム信号発生回路。