JPH03167981A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH03167981A JPH03167981A JP1308069A JP30806989A JPH03167981A JP H03167981 A JPH03167981 A JP H03167981A JP 1308069 A JP1308069 A JP 1308069A JP 30806989 A JP30806989 A JP 30806989A JP H03167981 A JPH03167981 A JP H03167981A
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- JP
- Japan
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- line address
- write
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- Prior art date
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Links
- 230000015654 memory Effects 0.000 claims abstract description 39
- 230000001360 synchronised effect Effects 0.000 claims description 26
- 230000000737 periodic effect Effects 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 abstract description 27
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/06—Angle-modulation recording or reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/782—Television signal recording using magnetic recording on tape
- H04N5/783—Adaptations for reproducing at a rate different from the recording rate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記録時のテープ走行速度に対し、任意のテー
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号を時
間軸補正する時間軸補正装置に関する。
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号を時
間軸補正する時間軸補正装置に関する。
本発明は、記録時のテープ走行速度に対し、任意のテー
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号が記
憶されるメモリと、そのメモリに対する書き込みライン
内アドレス信号を発生する書き込みライン内アドレスカ
ウンタ及び書き込みラインアドレス信号を発生する書き
込みラインアドレスカウンタと、再生映像信号から分離
された水平同期信号に夫々同期した書き込みライン内ア
ドレス歩道用クロック信号及び書き込みラインアドレス
歩道用クロック信号を発生して、夫々書き込みライン内
アドレスカウンタ及び書き込みラインアドレスカウンタ
に供給する書き込みクロック信号発生回路と、メモリに
対する読み出しライン内アドレス信号を発生する読み出
しライン内アドレスカウンタ及び読み出しラインアドレ
ス信号を発生する読み出しラインアドレスカウンタと、
基準水平同期信号に夫々同期した読み出しライン内アド
レス歩道用クロック信号及び読み出しラインアドレス歩
道用クロック信号を発生して、夫々読み出しライン内ア
ドレスカウンタ及び読み出しラインアドレスカウンタに
供給する読み出しクロック信号発生回路とを有する時間
軸補正装置において、再生水平同期信号及び基準水平同
期信号に夫々同期した周期信号のうちの一方の周期信号
の単一周期期間内に他方の周期信号の単一周期期間が含
まれたことが検出されたときは、他方の周期信号に同期
する水平同期信号に関連するラインアドレス歩道用クロ
ック信号のラインアドレスカウンタに対する供給を禁止
するようにしたことにより、再生時のテープ走行速度及
び走行方向の如何に拘わらず、画歪のない再生画像を得
ることができるようにしたものである。
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号が記
憶されるメモリと、そのメモリに対する書き込みライン
内アドレス信号を発生する書き込みライン内アドレスカ
ウンタ及び書き込みラインアドレス信号を発生する書き
込みラインアドレスカウンタと、再生映像信号から分離
された水平同期信号に夫々同期した書き込みライン内ア
ドレス歩道用クロック信号及び書き込みラインアドレス
歩道用クロック信号を発生して、夫々書き込みライン内
アドレスカウンタ及び書き込みラインアドレスカウンタ
に供給する書き込みクロック信号発生回路と、メモリに
対する読み出しライン内アドレス信号を発生する読み出
しライン内アドレスカウンタ及び読み出しラインアドレ
ス信号を発生する読み出しラインアドレスカウンタと、
基準水平同期信号に夫々同期した読み出しライン内アド
レス歩道用クロック信号及び読み出しラインアドレス歩
道用クロック信号を発生して、夫々読み出しライン内ア
ドレスカウンタ及び読み出しラインアドレスカウンタに
供給する読み出しクロック信号発生回路とを有する時間
軸補正装置において、再生水平同期信号及び基準水平同
期信号に夫々同期した周期信号のうちの一方の周期信号
の単一周期期間内に他方の周期信号の単一周期期間が含
まれたことが検出されたときは、他方の周期信号に同期
する水平同期信号に関連するラインアドレス歩道用クロ
ック信号のラインアドレスカウンタに対する供給を禁止
するようにしたことにより、再生時のテープ走行速度及
び走行方向の如何に拘わらず、画歪のない再生画像を得
ることができるようにしたものである。
従来の例えばベータカム方式のＶＴＲの時間軸補正装置
では、磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生された再生映像信号（輝度信号又は色差信号
）を書き込み、又、それを読み出す各別のメモリを設け
る。そのメモリに対する書き込みライン内アドレス信号
を発生する書き込みライン内アドレスカウンタ及び書き
込みラインアドレス信号を発生する書き込みラインアド
レスカウンタと、再生映像信号から分離された水平同期
信号に夫々同期した書き込みライン内アドレス歩道用ク
ロック信号及び書き込みラインアドレス歩道用クロック
信号を発生して、夫々書き込みライン内アドレスカウン
タ及び書き込みラインアドレスカウンタに供給する書き
込みクロック信号発生回路とを設ける。メモリに対する
読み出しライン内アドレスカウンタ及び読み出しライン
アドレス信号を発生する読み出しラインアドレスカウン
タと、基準水平同期信号に夫々同期した読み出しライン
内アドレス歩道用クロック信号及び読み出しラインアド
レス歩道用クロック信号を発生して、夫々読み出しライ
ン内アドレスカウンタ及び読み出しラインアドレスカウ
ンタに供給する読み出しクロック信号発生回路とを設け
る。これによって、再生映像信号のジッタ（時間軸誤差
）を補正するものである。
では、磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生された再生映像信号（輝度信号又は色差信号
）を書き込み、又、それを読み出す各別のメモリを設け
る。そのメモリに対する書き込みライン内アドレス信号
を発生する書き込みライン内アドレスカウンタ及び書き
込みラインアドレス信号を発生する書き込みラインアド
レスカウンタと、再生映像信号から分離された水平同期
信号に夫々同期した書き込みライン内アドレス歩道用ク
ロック信号及び書き込みラインアドレス歩道用クロック
信号を発生して、夫々書き込みライン内アドレスカウン
タ及び書き込みラインアドレスカウンタに供給する書き
込みクロック信号発生回路とを設ける。メモリに対する
読み出しライン内アドレスカウンタ及び読み出しライン
アドレス信号を発生する読み出しラインアドレスカウン
タと、基準水平同期信号に夫々同期した読み出しライン
内アドレス歩道用クロック信号及び読み出しラインアド
レス歩道用クロック信号を発生して、夫々読み出しライ
ン内アドレスカウンタ及び読み出しラインアドレスカウ
ンタに供給する読み出しクロック信号発生回路とを設け
る。これによって、再生映像信号のジッタ（時間軸誤差
）を補正するものである。
ところで、書き込みクロック信号及び書き込みラインア
ドレス信号は、再生された映像信号のジッタに追従し、
又、読み出しクロック信号及び読み出しラインアドレス
信号は、基準水平同期信号に同期している。従って、読
み出しラインアドレス信号は一定の速度で変化するのに
対して、書き込みラインアドレス信号は、ＶＴＲの再生
速度に依存する。このため、ＶＴＲの変速再生時におい
ては、メモリに対する書き込み及び読み出しラインアド
レス信号が互に一致する場合が起こり、そのときは、メ
モリに対する再生映像信号の書き込み及び読み出しが正
常に行われなくなる。
ドレス信号は、再生された映像信号のジッタに追従し、
又、読み出しクロック信号及び読み出しラインアドレス
信号は、基準水平同期信号に同期している。従って、読
み出しラインアドレス信号は一定の速度で変化するのに
対して、書き込みラインアドレス信号は、ＶＴＲの再生
速度に依存する。このため、ＶＴＲの変速再生時におい
ては、メモリに対する書き込み及び読み出しラインアド
レス信号が互に一致する場合が起こり、そのときは、メ
モリに対する再生映像信号の書き込み及び読み出しが正
常に行われなくなる。
従って、従来は次に示すような方法で、上述した書き込
み及び読み出しアドレス信号が互に一致する現象を回避
していた。
み及び読み出しアドレス信号が互に一致する現象を回避
していた。
第４図は、例えば３２ライン分の映像信号を記憶し得る
メモリに対するＦＷＤ変速再生時の書き込み及び読み出
しラインアドレス信号のアドレスを内外の円環に夫々区
切って示している。ＦＷＤ変速再生時には、再生映像信
号中の水平同期信号の周期が基準水平同期信号の周期よ
り長く或るので、書き込みラインアドレス信号の周期が
読み出しラインアドレス信号の周期より長く戒り、これ
によって、第４図に示す如く、例えばアドレス３以降に
おいて、書き込み及び読み出しラインアドレス信号のア
ドレスが一致するように戒る。そこで、この場合には、
メモリのｎ（整数）ライン先のものを再度読み出すよう
にして、アドレスの一致を回避するようしていた。
メモリに対するＦＷＤ変速再生時の書き込み及び読み出
しラインアドレス信号のアドレスを内外の円環に夫々区
切って示している。ＦＷＤ変速再生時には、再生映像信
号中の水平同期信号の周期が基準水平同期信号の周期よ
り長く或るので、書き込みラインアドレス信号の周期が
読み出しラインアドレス信号の周期より長く戒り、これ
によって、第４図に示す如く、例えばアドレス３以降に
おいて、書き込み及び読み出しラインアドレス信号のア
ドレスが一致するように戒る。そこで、この場合には、
メモリのｎ（整数）ライン先のものを再度読み出すよう
にして、アドレスの一致を回避するようしていた。
第５図はＲＥＶ変速再生時の書き込み及び読み出しアド
レス信号のアドレスについて、第４図と同様に示したも
のである。
レス信号のアドレスについて、第４図と同様に示したも
のである。
ＲＥＶ変速再生時には、再生映像信号中の水平同期信号
の周期が基準水平同期信号の周期より短くなるので、書
き込みラインアドレス信号の周期が読み出しアドレス信
号の周期より短くなり、第５図に示す如く、例えば、ア
ドレス３以降において、書き込み及び読み出しラインア
ドレス信号のアドレスが一致するようになる。そこで、
この場合には、メモリのｎ（整数）ライン先のものを読
み出すようにして、アドレスの一致を回避するようにし
ていた。
の周期が基準水平同期信号の周期より短くなるので、書
き込みラインアドレス信号の周期が読み出しアドレス信
号の周期より短くなり、第５図に示す如く、例えば、ア
ドレス３以降において、書き込み及び読み出しラインア
ドレス信号のアドレスが一致するようになる。そこで、
この場合には、メモリのｎ（整数）ライン先のものを読
み出すようにして、アドレスの一致を回避するようにし
ていた。
尚、書き込みアドレスと読み出しアドレスが互に一致し
ないようにした時間軸補正装置（特開昭５１−１００２
２号公報参照）がある。
ないようにした時間軸補正装置（特開昭５１−１００２
２号公報参照）がある。
ところで、従来の時間軸補正装置は、基準水平同期信号
より例えば１６水平周期分進んだ映像信号が再生される
ようなされているので、通常の再生及び通常より稍速い
程度のＦＷＤ及びＲＥＶ変速再生では、書き込み及び読
み出しアドレス信号のアドレスの一致は生じないが、Ｆ
ＷＤ及びＲＥＶ変速再生の速度がかなり高く威ると、書
き込み及び読み出しアドレス信号のアドレスの一致が生
じる。更に、再生される映像信号が基準水平同期信号よ
り１６水平周期分進んでいるので、変速再生時において
、画面上部ではアドレス信号のアドレスの一致は生じな
いが、画面下部でアドレス信号のアドレスの一致が生じ
るので、その直前に上述の読み出しアドレスの切換を行
なっていた。このため、例えば円の再生画像は、第６図
に示すように、いわゆる画縮みを起こして横長の楕円と
戒り、ＲＥＶ再生時には、第７図に示すように、いわゆ
る画伸びを起こして縦長の楕円と威ると共に、この場合
はその下端が欠落する。又、それらの画縮み及び画伸び
の程度はＦＷＤ及びＲＥＶ変速再生の速さに依存してい
る。
より例えば１６水平周期分進んだ映像信号が再生される
ようなされているので、通常の再生及び通常より稍速い
程度のＦＷＤ及びＲＥＶ変速再生では、書き込み及び読
み出しアドレス信号のアドレスの一致は生じないが、Ｆ
ＷＤ及びＲＥＶ変速再生の速度がかなり高く威ると、書
き込み及び読み出しアドレス信号のアドレスの一致が生
じる。更に、再生される映像信号が基準水平同期信号よ
り１６水平周期分進んでいるので、変速再生時において
、画面上部ではアドレス信号のアドレスの一致は生じな
いが、画面下部でアドレス信号のアドレスの一致が生じ
るので、その直前に上述の読み出しアドレスの切換を行
なっていた。このため、例えば円の再生画像は、第６図
に示すように、いわゆる画縮みを起こして横長の楕円と
戒り、ＲＥＶ再生時には、第７図に示すように、いわゆ
る画伸びを起こして縦長の楕円と威ると共に、この場合
はその下端が欠落する。又、それらの画縮み及び画伸び
の程度はＦＷＤ及びＲＥＶ変速再生の速さに依存してい
る。
かかる点に鑑み、本発明は、傾斜トラックから回転磁気
ヘッドによって再生される再生映像信号の記録された磁
気テープのテ゛−ブ走゛行速度及び走行方向の如何に拘
わらず、画歪のない再生画像を得ることのできる時間軸
補正装置を提案しようとするものである。
ヘッドによって再生される再生映像信号の記録された磁
気テープのテ゛−ブ走゛行速度及び走行方向の如何に拘
わらず、画歪のない再生画像を得ることのできる時間軸
補正装置を提案しようとするものである。
本発明は、記録時のテープ走行速度に対し、任意のテー
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号が記
憶されるメモリ（５）と、そのメモリ（５）に対する書
き込みライン内アドレス信号を発生する書き込みライン
内アドレスカウンタ（４κ）及び書き込みラインアドレ
ス信号を発生する書き込みラインアドレスカウンタ（４
ｙ）と、再生映像信号から分離された水平同期信号に夫
々同期した書き込みライン内アドレス歩道用クロック信
号及び書き込みラインアドレス歩道用クロック信号を発
生して、夫々書き込みラインアドレスカウンタ（４ｘ）
及び書き込みラインアドレスカウンタ（４ｙ）に供給す
る書き込みクロック信号発生回路（３）と、メモリ（５
）に対する読み出しライン内アドレス信号を発生する読
み出しライン内アドレスカウンタ（１５ｘ）及び読み出
しラインアドレス信号を発生する読み出しラインアドレ
スカウンタ（１５ｙ） と、基準水平同期信号に夫々同
期した読み出しライン内アドレス歩進用クロック信号及
び読み出しラインアドレス歩道用クロック信号を発生し
て、夫々読み出しライン内アドレスカウンタ（１５ｘ）
及び読み出しラインアドレスカウンタ（１５ｙ）に供給
する読み出しクロック信号発生回路（１４）とを有する
時間軸補正装置において、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことを検出する検出手段（６）． （８）．
（９）． （１２） ； （７）．（１０），（１１
）．（１３）を設け、この検出手段（６）， （８）．
（９）， （１２） ；（７），（１０）．（１１）
，（１３）によって、再生水平同期信号及び基準水平同
期信号に夫々同期した周期信号のうちの一方の周期信号
の単一周期期間内に他方の周期信号の単一周期期間が含
まれたことが検出されたときは、他方の周期信号に同期
する水平同期信号に関連するラインアドレス歩道用クロ
・ンク信号のラインアドレスカウンタに対する供給を禁
止する。
プ走行速度を以て走行する磁気テープの傾斜トラックか
ら回転磁気ヘッドによって再生された再生映像信号が記
憶されるメモリ（５）と、そのメモリ（５）に対する書
き込みライン内アドレス信号を発生する書き込みライン
内アドレスカウンタ（４κ）及び書き込みラインアドレ
ス信号を発生する書き込みラインアドレスカウンタ（４
ｙ）と、再生映像信号から分離された水平同期信号に夫
々同期した書き込みライン内アドレス歩道用クロック信
号及び書き込みラインアドレス歩道用クロック信号を発
生して、夫々書き込みラインアドレスカウンタ（４ｘ）
及び書き込みラインアドレスカウンタ（４ｙ）に供給す
る書き込みクロック信号発生回路（３）と、メモリ（５
）に対する読み出しライン内アドレス信号を発生する読
み出しライン内アドレスカウンタ（１５ｘ）及び読み出
しラインアドレス信号を発生する読み出しラインアドレ
スカウンタ（１５ｙ） と、基準水平同期信号に夫々同
期した読み出しライン内アドレス歩進用クロック信号及
び読み出しラインアドレス歩道用クロック信号を発生し
て、夫々読み出しライン内アドレスカウンタ（１５ｘ）
及び読み出しラインアドレスカウンタ（１５ｙ）に供給
する読み出しクロック信号発生回路（１４）とを有する
時間軸補正装置において、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことを検出する検出手段（６）． （８）．
（９）． （１２） ； （７）．（１０），（１１
）．（１３）を設け、この検出手段（６）， （８）．
（９）， （１２） ；（７），（１０）．（１１）
，（１３）によって、再生水平同期信号及び基準水平同
期信号に夫々同期した周期信号のうちの一方の周期信号
の単一周期期間内に他方の周期信号の単一周期期間が含
まれたことが検出されたときは、他方の周期信号に同期
する水平同期信号に関連するラインアドレス歩道用クロ
・ンク信号のラインアドレスカウンタに対する供給を禁
止する。
かかる本発明によれば、検出手段（６）， （８），
（９），（１２） ； （７）．（１０）．（１１）．
（１３）によって、再生水平同期信号及び基準水平同期
信号に夫々同期した周期信号のうちの一方の周期信号の
単一周期期間内に他方の周期信号の単一周期期間が含ま
れたことが検出されたときは、他方の周期信号に同期す
る水平同期信号に関連するラインアドレス歩道用クロッ
ク信号のラ′インアドレスカウンタに対する供給が禁止
され、これによってメモリ（５）に書き込まれる再生映
像信号のライン信号の均等な間引き又はメモリ（５）か
らの読み出される再生映像信号のライン信号の均等な２
度読みが行われる。
（９），（１２） ； （７）．（１０）．（１１）．
（１３）によって、再生水平同期信号及び基準水平同期
信号に夫々同期した周期信号のうちの一方の周期信号の
単一周期期間内に他方の周期信号の単一周期期間が含ま
れたことが検出されたときは、他方の周期信号に同期す
る水平同期信号に関連するラインアドレス歩道用クロッ
ク信号のラ′インアドレスカウンタに対する供給が禁止
され、これによってメモリ（５）に書き込まれる再生映
像信号のライン信号の均等な間引き又はメモリ（５）か
らの読み出される再生映像信号のライン信号の均等な２
度読みが行われる。
以下に、第１図乃至第３図を参照して、本発明をベータ
カム方式のＶＴＲの時間軸補正装置に適用したー実施例
を詳細に説明する。
カム方式のＶＴＲの時間軸補正装置に適用したー実施例
を詳細に説明する。
第１図は本発明による時間軸補正装置の実施例を示して
いる。磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生されたＦＭ輝度信号及びＦＭ色差信号は、夫
々ＦＭ復調された後、同じ構或の一対の時間軸補正装置
に各別に供給される。
いる。磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生されたＦＭ輝度信号及びＦＭ色差信号は、夫
々ＦＭ復調された後、同じ構或の一対の時間軸補正装置
に各別に供給される。
第１図において、入力端子Ｔ，からの再生映像信号（輝
度信号又は色差信号）が同期分離回路（１）及びＡ／Ｄ
コンバータ（２）に供給される。（３）は書き込みクロ
ック発生回路で、同期分離回路（１）からの水平及び垂
直同期信号に基づいて、再生水平同期信号に同期し、そ
の例えば９１０倍の周波数を有する書き込みライン内ア
ドレス歩進用クロックパルスＷｏ及び再生水平同期信号
に同期し、これと同じ周波数のデエーティが５０％のラ
インアドレス歩道用クロックパルスＷｅを発生する。書
き込みクロック発生回路（３）からの書き込みクロック
パルスＷ０はＡ／Ｄコンバータ（２）及び後述する書き
込みライン中アドレスカウンタ（４×）に夫々供給され
、クロックパルスＷ，は書き込みライン内アドレスカウ
ンタ（４κ），後述する書き込みラインアドレスカウン
タ（４ｙ） ，及び後述する分離回路（１２）に供給さ
れる。
度信号又は色差信号）が同期分離回路（１）及びＡ／Ｄ
コンバータ（２）に供給される。（３）は書き込みクロ
ック発生回路で、同期分離回路（１）からの水平及び垂
直同期信号に基づいて、再生水平同期信号に同期し、そ
の例えば９１０倍の周波数を有する書き込みライン内ア
ドレス歩進用クロックパルスＷｏ及び再生水平同期信号
に同期し、これと同じ周波数のデエーティが５０％のラ
インアドレス歩道用クロックパルスＷｅを発生する。書
き込みクロック発生回路（３）からの書き込みクロック
パルスＷ０はＡ／Ｄコンバータ（２）及び後述する書き
込みライン中アドレスカウンタ（４×）に夫々供給され
、クロックパルスＷ，は書き込みライン内アドレスカウ
ンタ（４κ），後述する書き込みラインアドレスカウン
タ（４ｙ） ，及び後述する分離回路（１２）に供給さ
れる。
（５）はメモリで、ここでは、例えば３２ライン分のデ
ィジタル映像信号を記憶し得る。書き込みライン内アド
レスカウンタ（４ｘ）が書き込みクロンク発生回路（３
）からのクロックバルスＷ０を計数すると共に、クロッ
クパルスＷｃによってリセットされて、ライン内アドレ
ス信号を発生すると共に、書き込みラインアドレスカウ
ンタ（４ｙ）が書き込みクロック信号（３）からのクロ
ックパルスＷ，を計数すると共に、同期分離回路（１）
からの垂直同期信号によってリセットされて、ラインア
ドレス信号を発生する。そして、書き込みライン内アド
レスヵウンタ（４ｘ）及び書き込みラインアドレスカウ
ンタ（４ｙ）カらのライン内及びラインアドレス信号を
メモリ（５）に夫々供給し、これらのアドレス信号によ
ってＡ／Ｄコンバータ（２）からのディジタル映像信号
をメモリ（５）に書き込む。
ィジタル映像信号を記憶し得る。書き込みライン内アド
レスカウンタ（４ｘ）が書き込みクロンク発生回路（３
）からのクロックバルスＷ０を計数すると共に、クロッ
クパルスＷｃによってリセットされて、ライン内アドレ
ス信号を発生すると共に、書き込みラインアドレスカウ
ンタ（４ｙ）が書き込みクロック信号（３）からのクロ
ックパルスＷ，を計数すると共に、同期分離回路（１）
からの垂直同期信号によってリセットされて、ラインア
ドレス信号を発生する。そして、書き込みライン内アド
レスヵウンタ（４ｘ）及び書き込みラインアドレスカウ
ンタ（４ｙ）カらのライン内及びラインアドレス信号を
メモリ（５）に夫々供給し、これらのアドレス信号によ
ってＡ／Ｄコンバータ（２）からのディジタル映像信号
をメモリ（５）に書き込む。
（工４）は読み出しクロック発生回路で、入力端子Ｔ２
及びＴ３からの基準水平及び垂直同期信号に基づいて基
準水平同期信号に同期し、その周波数の９１０倍、即ち
、１４．３３ＭＨｚのライン内アドレス歩道用読み出し
クロックバルスＲＯ、基準水平同期信号に同期し、これ
と同じ周波数を有するデューティが５０％のクロックパ
ルスＲ，を発生する．読み出しクロック発生回路（１４
）からの読み出しクロックパルスＲ０はＤ／Ａコンバー
タ（１６）及ヒ後！する読み出しライン内アドレスカウ
ンタ（１５ｘ）に夫々供給され、クロックパルスＲ，は
読み出しライン内アドレスカウンタ（１５ｘ） ，後述
する読み出しラインアドレスカウンタ（１５ｙ）及び後
述する分周回路（ｌ３）に夫々供給される．読み出しラ
イン内アドレスカウンタ（１５ｘ）が読み出しクロツク
発生回路（１４）からの読み出しクロックＲｅを計数す
ると共に、クロックパルスＲ，によってリセットされ、
ライン内アドレス信号を発生すると共に、読み出しライ
ンアドレスカウンタが読み出しクロツク発生回路（１４
）からのクロックバルスＲｃを計数すると共に、入力端
子Ｔ，からの基準重直同期信号によってリセットされて
、ラインアドレス信号？発生する。そして、読み出しラ
イン内アドレスカウンタ（１５ｘ）及び読み出しライン
アドレスカウンタ（１５ｙ）からのアドレス信号をメモ
リ（５）に供給し、これらのアドレス信号によって、そ
のメモリ信号（５）に記憶されているディジタル再生映
像信号（輝度信号又は色差信号）が読み出される。この
メモリ（５）から読み出されたディジタル再生映像信号
はＤ／Ａコンバータ（１６）でアナログ再生映像信号に
変換されて、出力端子Ｔ４に供給される。
及びＴ３からの基準水平及び垂直同期信号に基づいて基
準水平同期信号に同期し、その周波数の９１０倍、即ち
、１４．３３ＭＨｚのライン内アドレス歩道用読み出し
クロックバルスＲＯ、基準水平同期信号に同期し、これ
と同じ周波数を有するデューティが５０％のクロックパ
ルスＲ，を発生する．読み出しクロック発生回路（１４
）からの読み出しクロックパルスＲ０はＤ／Ａコンバー
タ（１６）及ヒ後！する読み出しライン内アドレスカウ
ンタ（１５ｘ）に夫々供給され、クロックパルスＲ，は
読み出しライン内アドレスカウンタ（１５ｘ） ，後述
する読み出しラインアドレスカウンタ（１５ｙ）及び後
述する分周回路（ｌ３）に夫々供給される．読み出しラ
イン内アドレスカウンタ（１５ｘ）が読み出しクロツク
発生回路（１４）からの読み出しクロックＲｅを計数す
ると共に、クロックパルスＲ，によってリセットされ、
ライン内アドレス信号を発生すると共に、読み出しライ
ンアドレスカウンタが読み出しクロツク発生回路（１４
）からのクロックバルスＲｃを計数すると共に、入力端
子Ｔ，からの基準重直同期信号によってリセットされて
、ラインアドレス信号？発生する。そして、読み出しラ
イン内アドレスカウンタ（１５ｘ）及び読み出しライン
アドレスカウンタ（１５ｙ）からのアドレス信号をメモ
リ（５）に供給し、これらのアドレス信号によって、そ
のメモリ信号（５）に記憶されているディジタル再生映
像信号（輝度信号又は色差信号）が読み出される。この
メモリ（５）から読み出されたディジタル再生映像信号
はＤ／Ａコンバータ（１６）でアナログ再生映像信号に
変換されて、出力端子Ｔ４に供給される。
読み出し側の分周回路（１３）は、読み出しクロック発
生回路（ｌ４）からクロックパルスＲｅを夫々１／２．
１／４及び１７８に分周し、その各分周出力Ｒ．Ｒ４
ｔＲＩをデータとして、書き込み側のラッチ回路（８）
． （９）に夫々供給すると共に、その分同回路（１３
）の１７２分周出力Ｒ２とその逆相の分周出力Ｒ■を読
み出し側のラッチ回路（１０）． （１１）にラッチパ
ルスとして夫々供給する．そして、書き込み側のラッチ
回路（８）． （９）で、読み出し側の分周回路（１３
）からの３つの分周出力Ｒ■Ｒ ａ ＋ Ｒｅが、後述
する書き込み側の分周回路（１２）からρ正相，逆相の
分周出力Ｗ，，Ｗ２，で夫々ラッチされ、その各ラッチ
出力Ｒａ ＋ ＲａＬが書き込み側の一致検出回路（６
）に夫々供給される。
生回路（ｌ４）からクロックパルスＲｅを夫々１／２．
１／４及び１７８に分周し、その各分周出力Ｒ．Ｒ４
ｔＲＩをデータとして、書き込み側のラッチ回路（８）
． （９）に夫々供給すると共に、その分同回路（１３
）の１７２分周出力Ｒ２とその逆相の分周出力Ｒ■を読
み出し側のラッチ回路（１０）． （１１）にラッチパ
ルスとして夫々供給する．そして、書き込み側のラッチ
回路（８）． （９）で、読み出し側の分周回路（１３
）からの３つの分周出力Ｒ■Ｒ ａ ＋ Ｒｅが、後述
する書き込み側の分周回路（１２）からρ正相，逆相の
分周出力Ｗ，，Ｗ２，で夫々ラッチされ、その各ラッチ
出力Ｒａ ＋ ＲａＬが書き込み側の一致検出回路（６
）に夫々供給される。
一致検出回路（６）は、ラッチ回路（８）からのランチ
出力Ｒａとラッチ回路（９）からのラッチ出力Ｒ．五が
一致する期間は、一致検出信号ＷＰを発生し、これが書
き込みラインアドレスカウンタ（４ｙ）に供給される。
出力Ｒａとラッチ回路（９）からのラッチ出力Ｒ．五が
一致する期間は、一致検出信号ＷＰを発生し、これが書
き込みラインアドレスカウンタ（４ｙ）に供給される。
そしてラッチ回路（８）． （９）からの各ラッチ出力
Ｒ，，Ｒ，．が一致する期間は、書き込みクロック発生
回路（３）からのラインアドレス歩進用クロックバルス
Ｗ，の書き込みアドレスカウンタ（４ｙ）への供給が禁
止され、メモリ（５）にはＡ／Ｄコンバータ（２）から
のディジタル再生映像信号の書き込みが１ライン分間引
かれる。
Ｒ，，Ｒ，．が一致する期間は、書き込みクロック発生
回路（３）からのラインアドレス歩進用クロックバルス
Ｗ，の書き込みアドレスカウンタ（４ｙ）への供給が禁
止され、メモリ（５）にはＡ／Ｄコンバータ（２）から
のディジタル再生映像信号の書き込みが１ライン分間引
かれる。
書き込み側の分周回路（１２）は書き込みクロツク発生
回路（３）からのクロックパルスＷｃを夫々ｌ／２及び
１／４に分周し、その分周出力Ｗｔ，Ｗａを、読み出し
側のラッチ回路（１０）． （１１）に夫々データとし
て供給すると共に、そのｌ／２の分周出力Ｗｚとその逆
相の分周出力Ｗ２１を読み出し側のラッチ回路（８）．
（９）に夫々ラッチパルスとして供給する。そして読
み出し側のラッチ回路（１０）． （１１）で、書き込
み側の分周回路（１２）からの２つの分周出力Ｗ２，Ｗ
４が読み出し側の分周回路（ｌ３）からの正相，逆相の
分周出力Ｒ ｔ＋ Ｒ ！ｉで夫々ラッチされ、その各
ラッチ出力Ｗ，，Ｗ，．が一致検出回路（７）に夫々供
給される．一致検出回路（７）は、ラッチ回路（ｌＯ）
からのラッチ出力Ｗ４と、ラッチ回路（ｌ１）からのラ
ッチ出力Ｗ。が一致する期間は一致検出信号Ｒ，を発生
し、これが読み出しラインアドレスカウンタ（１５ｙ）
に供給される．そして、ラッチ回路（１０） ．（１１
）からのラッチ出力Ｗ，，Ｗ，，が一致する期間は、読
み出しクロック発生回路（ｌ４〉からのクロックパルス
Ｒｃの読み出しアドレスカウンタ（１５ｙ）への供給を
禁止し、メモリ（５）からディジタル再生映像信号が１
ライン分二度読みされる。
回路（３）からのクロックパルスＷｃを夫々ｌ／２及び
１／４に分周し、その分周出力Ｗｔ，Ｗａを、読み出し
側のラッチ回路（１０）． （１１）に夫々データとし
て供給すると共に、そのｌ／２の分周出力Ｗｚとその逆
相の分周出力Ｗ２１を読み出し側のラッチ回路（８）．
（９）に夫々ラッチパルスとして供給する。そして読
み出し側のラッチ回路（１０）． （１１）で、書き込
み側の分周回路（１２）からの２つの分周出力Ｗ２，Ｗ
４が読み出し側の分周回路（ｌ３）からの正相，逆相の
分周出力Ｒ ｔ＋ Ｒ ！ｉで夫々ラッチされ、その各
ラッチ出力Ｗ，，Ｗ，．が一致検出回路（７）に夫々供
給される．一致検出回路（７）は、ラッチ回路（ｌＯ）
からのラッチ出力Ｗ４と、ラッチ回路（ｌ１）からのラ
ッチ出力Ｗ。が一致する期間は一致検出信号Ｒ，を発生
し、これが読み出しラインアドレスカウンタ（１５ｙ）
に供給される．そして、ラッチ回路（１０） ．（１１
）からのラッチ出力Ｗ，，Ｗ，，が一致する期間は、読
み出しクロック発生回路（ｌ４〉からのクロックパルス
Ｒｃの読み出しアドレスカウンタ（１５ｙ）への供給を
禁止し、メモリ（５）からディジタル再生映像信号が１
ライン分二度読みされる。
次に第２及び第３図を参照・して、第１図の時間軸補正
装置の動作を説明する。
装置の動作を説明する。
先ず、ＲＥＶ変速再生時の動作を説明する。第２図はＲ
ＥＶ変速再生された再生映像信号が入力？子Ｔ１に供給
されたときのディジタル再生映像信号のメモリ（５）へ
の書き込みの間引きを示すタイミングチャートである． 第２図Ａは読み出し側の分周回路（１３）に供給される
読み出しクロック発生回路（１４）からのクロックパル
スＲｃを示し、第２図Ｂ，Ｃ及びＤはそのクロックパル
スＲ，が分周回路（１３）で１／２． １／４及びｌ／
８に分周された分周出力Ｒ．．Ｒ．及びＲ８を示す．第
２図Ｅは書き込みクロック発生回路（３）からのクロッ
クパルスＷｅを示し、第２図ＦはそのクロックパルスＷ
ｃが書き込み側の分周回路（１２）で１／２に分周され
た分周出力Ｗｔを示し、第２図Ｇはその１／２の分周出
力Ｗ２と逆相の分周出力Ｗ２！を夫々示す． 読み出し側の分周回路（ｌ３）からの１／２． １／４
及び１／８の分周出力Ｒ■Ｒ４及びＲ８はラッチ回路（
８）， （９）に夫々供給され、書き込み側の分周回路
（ｌ２）からの正相，逆相のラッチパルスとしての分周
出力Ｗ，，Ｗ，．によって夫々ラッチされて、一致検出
回路（６）に夫々供給される．第２図Ｈは正相の分周出
力Ｗ２によってラッチされた１／２． １／４及一び１
／８の分周信号Ｒｚ，Ｒａ及びＲ，の３ビットのラッチ
出力Ｒ４のデータ内容を示し、第２図Ｉは逆相の分周信
号Ｗ２五によってラッチされたｌ／２，１／４及びｌ／
８の分周出力Ｒ．．Ｒ．及びＲ８の３ビットのラッチ出
力Ｒ ４ ｉのデータ内容を示す。
ＥＶ変速再生された再生映像信号が入力？子Ｔ１に供給
されたときのディジタル再生映像信号のメモリ（５）へ
の書き込みの間引きを示すタイミングチャートである． 第２図Ａは読み出し側の分周回路（１３）に供給される
読み出しクロック発生回路（１４）からのクロックパル
スＲｃを示し、第２図Ｂ，Ｃ及びＤはそのクロックパル
スＲ，が分周回路（１３）で１／２． １／４及びｌ／
８に分周された分周出力Ｒ．．Ｒ．及びＲ８を示す．第
２図Ｅは書き込みクロック発生回路（３）からのクロッ
クパルスＷｅを示し、第２図ＦはそのクロックパルスＷ
ｃが書き込み側の分周回路（１２）で１／２に分周され
た分周出力Ｗｔを示し、第２図Ｇはその１／２の分周出
力Ｗ２と逆相の分周出力Ｗ２！を夫々示す． 読み出し側の分周回路（ｌ３）からの１／２． １／４
及び１／８の分周出力Ｒ■Ｒ４及びＲ８はラッチ回路（
８）， （９）に夫々供給され、書き込み側の分周回路
（ｌ２）からの正相，逆相のラッチパルスとしての分周
出力Ｗ，，Ｗ，．によって夫々ラッチされて、一致検出
回路（６）に夫々供給される．第２図Ｈは正相の分周出
力Ｗ２によってラッチされた１／２． １／４及一び１
／８の分周信号Ｒｚ，Ｒａ及びＲ，の３ビットのラッチ
出力Ｒ４のデータ内容を示し、第２図Ｉは逆相の分周信
号Ｗ２五によってラッチされたｌ／２，１／４及びｌ／
８の分周出力Ｒ．．Ｒ．及びＲ８の３ビットのラッチ出
力Ｒ ４ ｉのデータ内容を示す。
そして、一致検出回路（６）において、この２つの３ビ
ットのラッチ出力Ｒ４及びＲ。のデータ内が同じ値を示
すとき、第２図Ｊに示す一致検出信号Ｗ，が発生し、こ
れが書き込みラインアドレスカウンタ（４ｙ〉に供給さ
れる．書き込みラインアドレスカウンタ（４ｙ）は、書
き込みクロック発生回路（３）からのクロックパルスＷ
，の供給を禁止して、一致検出回路（６）からの検出信
号ＷＰが“１”のときはその期間が“１”になる直前の
カウント値、即ちラインアドレスを保持し、検出信号Ｗ
，が“０”になると保持しているカウント値（ライン．
アドレス）から、クロックパルスＷ，の計数を開始する
。
ットのラッチ出力Ｒ４及びＲ。のデータ内が同じ値を示
すとき、第２図Ｊに示す一致検出信号Ｗ，が発生し、こ
れが書き込みラインアドレスカウンタ（４ｙ〉に供給さ
れる．書き込みラインアドレスカウンタ（４ｙ）は、書
き込みクロック発生回路（３）からのクロックパルスＷ
，の供給を禁止して、一致検出回路（６）からの検出信
号ＷＰが“１”のときはその期間が“１”になる直前の
カウント値、即ちラインアドレスを保持し、検出信号Ｗ
，が“０”になると保持しているカウント値（ライン．
アドレス）から、クロックパルスＷ，の計数を開始する
。
従って、検出信号Ｗ，が“ｌ”の期間に、Ａ／Ｄコンバ
ータ（２）からのメモリ（５）に供給されるディジタル
再生映像信号が１ライン分間引かれる。
ータ（２）からのメモリ（５）に供給されるディジタル
再生映像信号が１ライン分間引かれる。
次に、ＦＷＤ変速再生時の動作を説明する。第３図はＦ
ＷＤ変速再生された再生映像信号が入力端子Ｔ１に供給
されたときの二度読み、即ち、メモリ（５）に書込まれ
たディジタル再生映像信号の二度読みを示すタイξング
チャートである．第３図Ａは分周回路（ｌ２）に供給さ
れる書き込みクロック発生回路（３）からのクロックパ
ルスＷ，を示し、第３図Ｂ及びＣはそのクロ・ツタパル
スＷｃが書き込み側の分周回路（ｌ２）で１／２及び１
／４に分周された分周出力Ｗ２及びＷ４を示す。第３図
Ｄは読み出しクロック発生回路（１４）からのクロック
パルスＲｃを示す、第３図ＥはそのクロックパルスＲｅ
が読み出し側の分周回路（ｌ３）で１／２に分周された
分周出力Ｒ２を示し、第３図Ｆはその１／２の分周出力
Ｒ２と逆相の分周出力Ｒｔｉを夫々示す。
ＷＤ変速再生された再生映像信号が入力端子Ｔ１に供給
されたときの二度読み、即ち、メモリ（５）に書込まれ
たディジタル再生映像信号の二度読みを示すタイξング
チャートである．第３図Ａは分周回路（ｌ２）に供給さ
れる書き込みクロック発生回路（３）からのクロックパ
ルスＷ，を示し、第３図Ｂ及びＣはそのクロ・ツタパル
スＷｃが書き込み側の分周回路（ｌ２）で１／２及び１
／４に分周された分周出力Ｗ２及びＷ４を示す。第３図
Ｄは読み出しクロック発生回路（１４）からのクロック
パルスＲｃを示す、第３図ＥはそのクロックパルスＲｅ
が読み出し側の分周回路（ｌ３）で１／２に分周された
分周出力Ｒ２を示し、第３図Ｆはその１／２の分周出力
Ｒ２と逆相の分周出力Ｒｔｉを夫々示す。
書き込み側の分周回路（１２）からの１／２及び１／４
の分周出力Ｗｔ及びＷ４は読み出し側のラッチ回路（１
０） ． （１１）に夫々供給され、読み出し側の分周
回路（ｌ３）からの正相，逆相のラッチパルスとしての
分周出力Ｒ，，Ｒ！，によって夫々ラッチされて、その
ラッチ出力Ｗ，，ｗｄ．が一致検出回路（７）に夫々供
給される。第３図Ｈは正相の分周出力Ｒ２によってラッ
チされ１／２及び１／４の分周出力Ｗ２及びＷ４の２ビ
ットのラッチ出力Ｗ４のデータ内容を示し、第３図Ｉは
逆相の分周出力Ｒ ２ ｉによってラッチされた１／２
及び１／４の分周出力Ｗ２及びＷ４の２ビットのラッチ
出力Ｗ４，のデータ内容を示す． そして、一致検出回路（７）において、この２つのラッ
チ出力Ｗ４及びＷｏが同じ値を示すとき第３図Ｊに示す
一致検出信号Ｒ，が発生し、これが読み出しラインアド
レスカウンタ（１５ｙ）に供給される。読み出しライン
アドレスカウンタ（１５ｙ）は、読み出しクロック発生
回路（１４）からの読み出しクロックパルスＲｅの供給
を禁止して、一致検出回路（７）からの検出信号ＲＰが
“１”のときは、その期間が“１”になる直前のカウン
ト値、即ち、ラインアドレスを保持し、検出信号ＲＰが
“Ｏ”になると、保持しているカウント値（ラインアド
レス）からクロックパルスＲ，の計数を開始する。
の分周出力Ｗｔ及びＷ４は読み出し側のラッチ回路（１
０） ． （１１）に夫々供給され、読み出し側の分周
回路（ｌ３）からの正相，逆相のラッチパルスとしての
分周出力Ｒ，，Ｒ！，によって夫々ラッチされて、その
ラッチ出力Ｗ，，ｗｄ．が一致検出回路（７）に夫々供
給される。第３図Ｈは正相の分周出力Ｒ２によってラッ
チされ１／２及び１／４の分周出力Ｗ２及びＷ４の２ビ
ットのラッチ出力Ｗ４のデータ内容を示し、第３図Ｉは
逆相の分周出力Ｒ ２ ｉによってラッチされた１／２
及び１／４の分周出力Ｗ２及びＷ４の２ビットのラッチ
出力Ｗ４，のデータ内容を示す． そして、一致検出回路（７）において、この２つのラッ
チ出力Ｗ４及びＷｏが同じ値を示すとき第３図Ｊに示す
一致検出信号Ｒ，が発生し、これが読み出しラインアド
レスカウンタ（１５ｙ）に供給される。読み出しライン
アドレスカウンタ（１５ｙ）は、読み出しクロック発生
回路（１４）からの読み出しクロックパルスＲｅの供給
を禁止して、一致検出回路（７）からの検出信号ＲＰが
“１”のときは、その期間が“１”になる直前のカウン
ト値、即ち、ラインアドレスを保持し、検出信号ＲＰが
“Ｏ”になると、保持しているカウント値（ラインアド
レス）からクロックパルスＲ，の計数を開始する。
従って、検出信号Ｒ，が“１”の期間にメモリ（５）に
記憶されているディジタル再生映像信号が１ライン分二
度読みされる。
記憶されているディジタル再生映像信号が１ライン分二
度読みされる。
尚、上述した時間軸補正装置の分周回路（１３）では３
ビットの分周信号を使用し、分周回路（ｌ２）では２ビ
ットの分周信号を使用しているので、通常の再生モード
のテープ走行速度に対して±３０倍のテープ走行速度で
の変速再生に対応できる。又、再生水平同期信号の周期
と基準水平同期信号の周期との比が小さければ少ないビ
ット数で良い．従って分周回路（１２）． （１３）の
ビット数を増加させればそれ以上テープ走行速度による
変速再生にも対応できる． 尚、上述の実施例は、再生映像信号がコンポーネント信
号の場合であるが、コンポジット信号でも良いことは勿
論である． 〔発明の効果〕 上述せる本発明によれば、記録時のテープ走行速度に対
し、任意のテープ走行速度を以て走行する磁気テープの
傾斜トラックから回転磁気ヘッドによって再生された再
生映像信号が記憶されるメモリと、そのメモリに対する
書き込みライン内アドレス信号を発生する書き込みライ
ン内アドレスカウンタ及び書き込みラインアドレス信号
を発生する書き込みラインアドレスカウンタと、再生映
像信号から分離された水平同期信号に夫々同期した書き
込みライン内アドレス歩進用クロック信号及び書き込み
ラインアドレス歩道用クロック信号を発生して、夫々書
き込みライン内アドレスカウンタ及び書き込みラインア
ドレスカウンタに供給する書き込みクロック信号発生回
路と、メモリに対する読み出しライン内アドレス信号を
発生する読み出しライン内アドレスカウンタ及び読み出
しラインアドレス信号を発生する読み出しラインアドレ
スカウンタと、基準水平同期信号に夫々同期した読み出
しライン内アドレス歩道用クロック信号及び読み出しラ
インアドレス歩道用クロック信号を発生して、夫々上記
読み出しライン内アドレスカウンタ及び読み出しライン
アドレスカウンタに供給する読み出しクロック信号発生
回路とを有する時間軸補正装置において、再生水平同期
信号及び基準水平同期信号に夫々同期した同期信号のう
ちの一方の周期信号の単一周期期間内に他方の周期信号
の単一周期期間が含まれたことが検出されたときは、他
方の周期信号に同期する水平同期信号に関連するライン
アドレス歩道用クロック信号のラインアドレスカウンタ
に対する供給を禁止するようにしたので、これによって
メモリに書き込まれる再生映像信号のライン信号の均等
な間引き又はメモリから読み出される再生映像信号のラ
イン信号の均等な２度読みが行われ、再生時のテープ走
行速度及び走行方向の如何に拘わらず、画歪のない再生
画像を得ることができる．
ビットの分周信号を使用し、分周回路（ｌ２）では２ビ
ットの分周信号を使用しているので、通常の再生モード
のテープ走行速度に対して±３０倍のテープ走行速度で
の変速再生に対応できる。又、再生水平同期信号の周期
と基準水平同期信号の周期との比が小さければ少ないビ
ット数で良い．従って分周回路（１２）． （１３）の
ビット数を増加させればそれ以上テープ走行速度による
変速再生にも対応できる． 尚、上述の実施例は、再生映像信号がコンポーネント信
号の場合であるが、コンポジット信号でも良いことは勿
論である． 〔発明の効果〕 上述せる本発明によれば、記録時のテープ走行速度に対
し、任意のテープ走行速度を以て走行する磁気テープの
傾斜トラックから回転磁気ヘッドによって再生された再
生映像信号が記憶されるメモリと、そのメモリに対する
書き込みライン内アドレス信号を発生する書き込みライ
ン内アドレスカウンタ及び書き込みラインアドレス信号
を発生する書き込みラインアドレスカウンタと、再生映
像信号から分離された水平同期信号に夫々同期した書き
込みライン内アドレス歩進用クロック信号及び書き込み
ラインアドレス歩道用クロック信号を発生して、夫々書
き込みライン内アドレスカウンタ及び書き込みラインア
ドレスカウンタに供給する書き込みクロック信号発生回
路と、メモリに対する読み出しライン内アドレス信号を
発生する読み出しライン内アドレスカウンタ及び読み出
しラインアドレス信号を発生する読み出しラインアドレ
スカウンタと、基準水平同期信号に夫々同期した読み出
しライン内アドレス歩道用クロック信号及び読み出しラ
インアドレス歩道用クロック信号を発生して、夫々上記
読み出しライン内アドレスカウンタ及び読み出しライン
アドレスカウンタに供給する読み出しクロック信号発生
回路とを有する時間軸補正装置において、再生水平同期
信号及び基準水平同期信号に夫々同期した同期信号のう
ちの一方の周期信号の単一周期期間内に他方の周期信号
の単一周期期間が含まれたことが検出されたときは、他
方の周期信号に同期する水平同期信号に関連するライン
アドレス歩道用クロック信号のラインアドレスカウンタ
に対する供給を禁止するようにしたので、これによって
メモリに書き込まれる再生映像信号のライン信号の均等
な間引き又はメモリから読み出される再生映像信号のラ
イン信号の均等な２度読みが行われ、再生時のテープ走
行速度及び走行方向の如何に拘わらず、画歪のない再生
画像を得ることができる．
第ｌ図は一実施例のブロック線図、第２図及び第３図は
その実施例のタイミングチャート、第４図は従来のＦＷ
Ｄ変速再生時の書き込み及び読み出しアドレスの一致を
示す図、第５図はその従来のＲＥＶ変速再生時の書き込
み及び読み出しアドレスの一致を示す図、第６図はその
従来のＦＷＤ再生時のモニタ上の映像を示す図、第７図
はその従来のＲＥＶ再生時のモニタ上の映像を示す図で
ある． （１）は同期分離回路、（２）はＡ／Ｄコンバータ、（
３）は書き込みクロック発生回路、（４Ｘ）は書き込み
ライン内アドレスカウンタ、（４ｙ）は書き込みライン
アドレスカウンタ、（５）はメモリ、（６）及び（７）
は一致検出回路、（８）． （９）． （１０）及び（
１１）はラッチ回路、（１２）及び（１３）は分周回路
、（ｌ４）は読み出しクロック発生回路、 （１５ｘ）
は読み出しライン内アドレスカウンタ、 （１５ｙ）は
読み出しラインアドレスカウンタ、（１６）はＤ／Ａコ
ンバータである。
その実施例のタイミングチャート、第４図は従来のＦＷ
Ｄ変速再生時の書き込み及び読み出しアドレスの一致を
示す図、第５図はその従来のＲＥＶ変速再生時の書き込
み及び読み出しアドレスの一致を示す図、第６図はその
従来のＦＷＤ再生時のモニタ上の映像を示す図、第７図
はその従来のＲＥＶ再生時のモニタ上の映像を示す図で
ある． （１）は同期分離回路、（２）はＡ／Ｄコンバータ、（
３）は書き込みクロック発生回路、（４Ｘ）は書き込み
ライン内アドレスカウンタ、（４ｙ）は書き込みライン
アドレスカウンタ、（５）はメモリ、（６）及び（７）
は一致検出回路、（８）． （９）． （１０）及び（
１１）はラッチ回路、（１２）及び（１３）は分周回路
、（ｌ４）は読み出しクロック発生回路、 （１５ｘ）
は読み出しライン内アドレスカウンタ、 （１５ｙ）は
読み出しラインアドレスカウンタ、（１６）はＤ／Ａコ
ンバータである。
Claims (1)
- 【特許請求の範囲】 記録時のテープ走行速度に対し、任意のテープ走行速
度を以て走行する磁気テープの傾斜トラックから回転磁
気ヘッドによって再生された再生映像信号が記憶される
メモリと、該メモリに対する書き込みライン内アドレス
信号を発生する書き込みライン内アドレスカウンタ及び
書き込みラインアドレス信号を発生する書き込みライン
アドレスカウンタと、上記再生映像信号から分離された
水平同期信号に夫々同期した書き込みライン内アドレス
歩進用クロック信号及び書き込みラインアドレス歩進用
クロック信号を発生して、夫々上記書き込みライン内ア
ドレスカウンタ及び上記書き込みラインアドレスカウン
タに供給する書き込みクロック信号発生回路と、上記メ
モリに対する読み出しライン内アドレス信号を発生する
読み出しライン内アドレスカウンタ及び読み出しライン
アドレス信号を発生する読み出しラインアドレスカウン
タと、基準水平同期信号に夫々同期した読み出しライン
内アドレス歩進用クロック信号及び読み出しラインアド
レス歩進用クロック信号を発生して、夫々上記読み出し
ライン内アドレスカウンタ及び上記読み出しラインアド
レスカウンタに供給する読み出しクロック信号発生回路
とを有する時間軸補正装置において、 上記再生水平同期信号及び上記基準水平同期信号に夫々
同期した周期信号のうちの一方の周期信号の単一周期期
間内に他方の周期信号の単一周期期間が含まれたことを
検出する検出手段を設け、該検出手段によって、上記再
生水平同期信号及び上記基準水平同期信号に夫々同期し
た同期信号のうちの一方の周期信号の単一周期期間内に
他方の周期信号の単一周期期間が含まれたことが検出さ
れたときは、該他方の周期信号に同期する水平同期信号
に関連するラインアドレス歩進用クロック信号の上記ラ
インアドレスカウンタに対する供給を禁止することを特
徴とする時間軸補正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308069A JP2757505B2 (ja) | 1989-11-28 | 1989-11-28 | 時間軸補正装置 |
| US07/617,878 US5204787A (en) | 1989-11-28 | 1990-11-26 | Time base correcting apparatus with means for inhibiting memory write and read addresses to prevent address overlap |
| KR1019900019186A KR100236132B1 (ko) | 1989-11-28 | 1990-11-26 | 시간축 보정장치 |
| CA002030894A CA2030894C (en) | 1989-11-28 | 1990-11-26 | Time base correcting apparatus |
| DE69030155T DE69030155T2 (de) | 1989-11-28 | 1990-11-28 | Zeitbasis-Korrekturanordnung |
| EP90122753A EP0430211B1 (en) | 1989-11-28 | 1990-11-28 | Time base correcting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308069A JP2757505B2 (ja) | 1989-11-28 | 1989-11-28 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
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