JPH0316792B2 - - Google Patents
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- JPH0316792B2 JPH0316792B2 JP57110831A JP11083182A JPH0316792B2 JP H0316792 B2 JPH0316792 B2 JP H0316792B2 JP 57110831 A JP57110831 A JP 57110831A JP 11083182 A JP11083182 A JP 11083182A JP H0316792 B2 JPH0316792 B2 JP H0316792B2
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- JP
- Japan
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- terminal
- high voltage
- voltage transistor
- memory element
- nonvolatile memory
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は電気的に書込み、消去が可能な不揮発
性記憶素子の書込み（消去）用高耐圧トランジス
タ構造に関するものである。一般に電気的に書込
み、消去が可能な不揮発性記憶素子である EEPROM（又EAROM）は二層絶縁膜である
SiO2−Si3N4界面に自然発生的に存在するトラツ
プセンター（捕獲中心）でのキヤリアの充・放電
をトンネル又はアバランシエ現象を起こさせて、
論理“１”、“０”レベルを設定するMNOS不揮
発性記憶素子や、多結晶Si粒やMetalを完全に絶
縁膜で分離して、強制的にポテンシヤルの井戸
を、ゲート上に構成してフローテイング型にし、
同様にアバランシエ及びFowler−Nordheimト
ンネリング現象等を起こさせて、書込み、消去を
行なうコントロールゲート付FAMOS型不揮発性
記憶素子が一般に知られている。この様な電気的
にプログラム可能な EAROMは前述の如く物理的現象であるトンネ
リングやアバランシエ降状現象を用いるため、現
在ではかなり低電圧でこの現象を誘起して、書込
み（又消去）が可能な域には達しているが、しか
しながら不揮発性記憶素子の書込み（消去）と駆
動電圧とは必然的に電位差（電界差）を設ける必
要があるため、PN接合基板分離等の手段を用い
て、書込み（消去）電圧がオンチツプ化された周
辺トランジスタに影響を受けないメモリーセルの
構成が余儀なくされる。
性記憶素子の書込み（消去）用高耐圧トランジス
タ構造に関するものである。一般に電気的に書込
み、消去が可能な不揮発性記憶素子である EEPROM（又EAROM）は二層絶縁膜である
SiO2−Si3N4界面に自然発生的に存在するトラツ
プセンター（捕獲中心）でのキヤリアの充・放電
をトンネル又はアバランシエ現象を起こさせて、
論理“１”、“０”レベルを設定するMNOS不揮
発性記憶素子や、多結晶Si粒やMetalを完全に絶
縁膜で分離して、強制的にポテンシヤルの井戸
を、ゲート上に構成してフローテイング型にし、
同様にアバランシエ及びFowler−Nordheimト
ンネリング現象等を起こさせて、書込み、消去を
行なうコントロールゲート付FAMOS型不揮発性
記憶素子が一般に知られている。この様な電気的
にプログラム可能な EAROMは前述の如く物理的現象であるトンネ
リングやアバランシエ降状現象を用いるため、現
在ではかなり低電圧でこの現象を誘起して、書込
み（又消去）が可能な域には達しているが、しか
しながら不揮発性記憶素子の書込み（消去）と駆
動電圧とは必然的に電位差（電界差）を設ける必
要があるため、PN接合基板分離等の手段を用い
て、書込み（消去）電圧がオンチツプ化された周
辺トランジスタに影響を受けないメモリーセルの
構成が余儀なくされる。
例えばMNOS記憶素子を用いて、書込み（消
去）を行なう場合、例えばＮ型基板を用いてPN
接合耐圧での高耐圧設計を考えるとＮチヤンネル
高耐圧トランジスタを用いると、正の極性の高電
圧に対しては耐圧設計が可能であるが、負の極性
に対しては順方向印加のため、耐圧設計は難かし
く、特殊な基板分離法を考えなければならなく、
書込線、消去線の分離も余儀なくされる。
去）を行なう場合、例えばＮ型基板を用いてPN
接合耐圧での高耐圧設計を考えるとＮチヤンネル
高耐圧トランジスタを用いると、正の極性の高電
圧に対しては耐圧設計が可能であるが、負の極性
に対しては順方向印加のため、耐圧設計は難かし
く、特殊な基板分離法を考えなければならなく、
書込線、消去線の分離も余儀なくされる。
本発明はかかる欠点を除去し、正負両極性の高
電圧印加に対して同一チヤンネル構造を有する高
耐圧トランジスタを用いて、耐圧設計が可能で、
更に不揮発性記憶素子の書込みセル構成も著しく
簡略化され、又書込、消去線も同一線処理も可能
で効果が著しく大きい。
電圧印加に対して同一チヤンネル構造を有する高
耐圧トランジスタを用いて、耐圧設計が可能で、
更に不揮発性記憶素子の書込みセル構成も著しく
簡略化され、又書込、消去線も同一線処理も可能
で効果が著しく大きい。
以下図面に従つて説明する。第１図は公知であ
るＮチヤンネルスタツクドゲート型高耐圧トラン
ジスタ構造を示す。ここで１はＮ型基板、２は
P-アラインド、３はフイールド酸化膜、４はド
レインN+領域、５はソースN+領域、６はN-領
域、７はP+ガードリング領域、８はゲート酸化
膜、９はポリシリコン、１０はコントロールゲー
ト電極、１１はオフセツトゲート電極、１２はソ
ース電極、１３はドレイン電極、１４はP-基板
電極を示す。一般にスタツクドゲート型高耐圧ト
ランジスタはコントロールゲート電極１０及びド
レイン４近傍の電界集中の緩和のためのオフセツ
トゲート電極１１から構成されており、更にはチ
ヤネル内のドレイン近傍の酸化膜３を厚くして、
該厚い酸化膜３下のP-領域にN-領域を設けるこ
とで、同様にドレイン降伏電圧を上げている。
るＮチヤンネルスタツクドゲート型高耐圧トラン
ジスタ構造を示す。ここで１はＮ型基板、２は
P-アラインド、３はフイールド酸化膜、４はド
レインN+領域、５はソースN+領域、６はN-領
域、７はP+ガードリング領域、８はゲート酸化
膜、９はポリシリコン、１０はコントロールゲー
ト電極、１１はオフセツトゲート電極、１２はソ
ース電極、１３はドレイン電極、１４はP-基板
電極を示す。一般にスタツクドゲート型高耐圧ト
ランジスタはコントロールゲート電極１０及びド
レイン４近傍の電界集中の緩和のためのオフセツ
トゲート電極１１から構成されており、更にはチ
ヤネル内のドレイン近傍の酸化膜３を厚くして、
該厚い酸化膜３下のP-領域にN-領域を設けるこ
とで、同様にドレイン降伏電圧を上げている。
本発明は、かかる構造を有する高耐圧トランジ
スタを、２ケ以上直列に結続することで、正負の
両極性の高電圧に耐えうる不揮発性記憶素子の書
込み（消去）用高耐圧トランジスタを提供するも
のである。
スタを、２ケ以上直列に結続することで、正負の
両極性の高電圧に耐えうる不揮発性記憶素子の書
込み（消去）用高耐圧トランジスタを提供するも
のである。
第２図は該スタツクドゲート高耐圧トランジス
タを用いての不揮発性記憶素子の書込み手段の例
を示す。該チヤンネル内の厚い酸化膜に近い不純
物拡散領域端子（ここでドレインと称す）１１を
不揮発性記憶素子のゲート端子１２に短絡し、書
込み用電源に結続する方法が一般に行なわれる。
タを用いての不揮発性記憶素子の書込み手段の例
を示す。該チヤンネル内の厚い酸化膜に近い不純
物拡散領域端子（ここでドレインと称す）１１を
不揮発性記憶素子のゲート端子１２に短絡し、書
込み用電源に結続する方法が一般に行なわれる。
ここでオフセツトゲート端子１５に例えば正の
極性の電圧を印加しつつ、ソース端子１７と基板
端子１６を短絡し接地し、コントロールゲート端
子１４に該スタツクドゲート高耐圧トランジスタ
が、カツトオフ状態になる様に、例えばコントロ
ールゲート端子１４を接地した状態で、ドレイン
端子１１と該不揮発性記憶素子ゲート端子１２を
短絡し、書込み電圧源１３に接続する。この様な
バイアス化で正の極性の高電圧を発生させると、
前述の様に厚い酸化膜及びオフセツトゲートバイ
アスによる空乏層領域の電界集中緩和効果により
ドレイン領域近傍の耐圧は向上し、例えば40V以
上の耐圧を得ることが可能で、例えば＋30Vの高
電圧を不揮発性記憶素子のゲート端子１２に印加
することが可能で、情報の書込みが可能になる。
しかしこの様な回路に於いては負の極性の高電圧
に対しては、ドレイン側のバイアスが順方向特性
を示すため、耐圧設計は困難であつた。
極性の電圧を印加しつつ、ソース端子１７と基板
端子１６を短絡し接地し、コントロールゲート端
子１４に該スタツクドゲート高耐圧トランジスタ
が、カツトオフ状態になる様に、例えばコントロ
ールゲート端子１４を接地した状態で、ドレイン
端子１１と該不揮発性記憶素子ゲート端子１２を
短絡し、書込み電圧源１３に接続する。この様な
バイアス化で正の極性の高電圧を発生させると、
前述の様に厚い酸化膜及びオフセツトゲートバイ
アスによる空乏層領域の電界集中緩和効果により
ドレイン領域近傍の耐圧は向上し、例えば40V以
上の耐圧を得ることが可能で、例えば＋30Vの高
電圧を不揮発性記憶素子のゲート端子１２に印加
することが可能で、情報の書込みが可能になる。
しかしこの様な回路に於いては負の極性の高電圧
に対しては、ドレイン側のバイアスが順方向特性
を示すため、耐圧設計は困難であつた。
第３図は本発明の実施例を示す。
本発明はスタツクドゲート高耐圧トランジスタ
Ａ、Ｂを直列に配属した構成になつており、該高
耐圧トランジスタＡのドレイン端子４１を不揮発
性記憶素子のゲート部４９に接続し高抵抗負荷５
３を介して書込（消去）端子５０に接続する。
Ａ、Ｂを直列に配属した構成になつており、該高
耐圧トランジスタＡのドレイン端子４１を不揮発
性記憶素子のゲート部４９に接続し高抵抗負荷５
３を介して書込（消去）端子５０に接続する。
更に該高耐圧トランジスタＡのソース端子４３
と基板端子４４を短絡し、該高耐圧トランジスタ
ＢのP-基板端子４８に短絡されたドレイン端子
４５に接続する。更に該高耐圧トランジスタＢの
ソース端子４７を接地する構成で、でき上がつて
いる。
と基板端子４４を短絡し、該高耐圧トランジスタ
ＢのP-基板端子４８に短絡されたドレイン端子
４５に接続する。更に該高耐圧トランジスタＢの
ソース端子４７を接地する構成で、でき上がつて
いる。
そこで書込（消去）端子５０に正の極性の高電
圧を発生する場合、高耐圧トランジスタＢのコン
トロールゲート端子４６に、この高耐圧トランジ
スタＢが導通するようなバイアス、例えばプラス
1.5Vを印加すると、高耐圧トランジスタＡのソ
ース端子４３は接地電位に保たれる。さらに高耐
圧トランジスタＡをカツトオフするバイアス、例
えば接地電位OVをコントロールゲート端子４２
に印加する。ドレインN+領域３４近傍は、厚い
酸化膜であるフイールド酸化膜３３とN-領域４
０とを設けてあり、正の極性の高電圧に対しては
耐圧設計がなされている。このため高耐圧トラン
ジスタＡはカツトオフ状態を維持し、不揮発性記
憶素子のゲート部４９は正の極性の高電位、例え
ばプラス30Vが印加され、書込みが可能になる。
このとき高耐圧トランジスタＡのドレインN+領
域３４とP-基板３２とのpn接合は、バイアスが
逆方向であるためリーク電流はほとんど流れな
い。
圧を発生する場合、高耐圧トランジスタＢのコン
トロールゲート端子４６に、この高耐圧トランジ
スタＢが導通するようなバイアス、例えばプラス
1.5Vを印加すると、高耐圧トランジスタＡのソ
ース端子４３は接地電位に保たれる。さらに高耐
圧トランジスタＡをカツトオフするバイアス、例
えば接地電位OVをコントロールゲート端子４２
に印加する。ドレインN+領域３４近傍は、厚い
酸化膜であるフイールド酸化膜３３とN-領域４
０とを設けてあり、正の極性の高電圧に対しては
耐圧設計がなされている。このため高耐圧トラン
ジスタＡはカツトオフ状態を維持し、不揮発性記
憶素子のゲート部４９は正の極性の高電位、例え
ばプラス30Vが印加され、書込みが可能になる。
このとき高耐圧トランジスタＡのドレインN+領
域３４とP-基板３２とのpn接合は、バイアスが
逆方向であるためリーク電流はほとんど流れな
い。
一方負の極性の高電圧を書込（消去）端子５０
に発生する場合を、次に考える。スタツクドゲー
ト型の高耐圧トランジスタＡのドレインN+領域
３４とP-基板３２とのpn接合は、順方向にバイ
アスされている。このため高耐圧トランジスタＡ
のソース端子４３を介して、高耐圧トランジスタ
Ｂの基板端子４８と短絡したドレイン端子４５
に、負の極性の高電圧がかかる。一方高耐圧トラ
ンジスタＢのコントロールゲート端子４６を接地
し、カツトオフ状態を保つた場合、ドレインN+
領域３６とP-基板とのpn接合は、順方向バイア
スとなり、高耐圧トランジスタＡのP-基板３２
には、負の極性の高電圧が印加された状態にな
る。高耐圧トランジスタＢのソースN+領域３７
とP-基板とのpn接合は、逆方向バイアスである
が、ソースN+領域３７近傍のフイールド酸化膜
３３の電界集中緩和効果、およびオフセツトゲー
ト端子５２によるソースN+領域３７表面付近の
電界集中緩和効果により、耐圧設計がなされてい
る。このため高耐圧トランジスタＢはカツトオフ
状態を維持し、不揮発性記憶素子のゲート端子４
９には、負の極性の高電圧を提供することが可能
となり、消去可能となる。このとき高耐圧トラン
ジスタＢはカツトオフ状態を維持し、さらに高耐
圧トランジスタＢと基板分離している高耐圧トラ
ンジスタＡのドレインN+領域３４とP-基板３２
とは、ともに負の極性の高電圧が印加されてお
り、高耐圧トランジスタＡと高耐圧トランジスタ
Ｂとにはリーク電流は流れない。
に発生する場合を、次に考える。スタツクドゲー
ト型の高耐圧トランジスタＡのドレインN+領域
３４とP-基板３２とのpn接合は、順方向にバイ
アスされている。このため高耐圧トランジスタＡ
のソース端子４３を介して、高耐圧トランジスタ
Ｂの基板端子４８と短絡したドレイン端子４５
に、負の極性の高電圧がかかる。一方高耐圧トラ
ンジスタＢのコントロールゲート端子４６を接地
し、カツトオフ状態を保つた場合、ドレインN+
領域３６とP-基板とのpn接合は、順方向バイア
スとなり、高耐圧トランジスタＡのP-基板３２
には、負の極性の高電圧が印加された状態にな
る。高耐圧トランジスタＢのソースN+領域３７
とP-基板とのpn接合は、逆方向バイアスである
が、ソースN+領域３７近傍のフイールド酸化膜
３３の電界集中緩和効果、およびオフセツトゲー
ト端子５２によるソースN+領域３７表面付近の
電界集中緩和効果により、耐圧設計がなされてい
る。このため高耐圧トランジスタＢはカツトオフ
状態を維持し、不揮発性記憶素子のゲート端子４
９には、負の極性の高電圧を提供することが可能
となり、消去可能となる。このとき高耐圧トラン
ジスタＢはカツトオフ状態を維持し、さらに高耐
圧トランジスタＢと基板分離している高耐圧トラ
ンジスタＡのドレインN+領域３４とP-基板３２
とは、ともに負の極性の高電圧が印加されてお
り、高耐圧トランジスタＡと高耐圧トランジスタ
Ｂとにはリーク電流は流れない。
又、高耐圧トランジスタＡ、Ｂのオフセツトゲ
ート端子５１、５２を各々ドレイン端子４１、及
びソース端子４７に短絡した状態に於いても同様
の効果が得られる。
ート端子５１、５２を各々ドレイン端子４１、及
びソース端子４７に短絡した状態に於いても同様
の効果が得られる。
従つて本発明によれば、不揮発性記憶素子の書
込、消去に伴なう両極性の高電圧は、従来PN接
合分離等の基板分離を用いて発生させる場合同一
チヤネル構造の高耐圧トランジスタを介しての設
計は非常に困難で、又構造も複雑になる欠点が有
つた。
込、消去に伴なう両極性の高電圧は、従来PN接
合分離等の基板分離を用いて発生させる場合同一
チヤネル構造の高耐圧トランジスタを介しての設
計は非常に困難で、又構造も複雑になる欠点が有
つた。
本発明は既知の構造が簡単な例えばＮチヤネル
スタツクドゲート構造を直列に二個以上結続する
ことで、書込みセルが簡略化され、更には同一線
処理での両極性高電圧発生も可能で効果が著しく
大きい。
スタツクドゲート構造を直列に二個以上結続する
ことで、書込みセルが簡略化され、更には同一線
処理での両極性高電圧発生も可能で効果が著しく
大きい。
第１図は高耐圧Ｎチヤネルスタツクドゲート型
トランジスタの構造を示す断面図。第２図は高耐
圧Ｎチヤネルスタツクドゲート型トランジスタを
用いて不揮発性記憶素子の書込接続を示す断面
図。第３図は本発明のスタツクドゲート型トラン
ジスタを２段従続接続し不揮発性記憶素子の書込
接続を示す断面図。 １，３０……Ｎ基板、２，３１，３２……P-
アラインド、３，３３……フイールド酸化膜、１
０，１４，４２……コントロールゲート、１１，
１５，５１，５２……オフセツトゲート、５０…
…書込（消去）端子。
トランジスタの構造を示す断面図。第２図は高耐
圧Ｎチヤネルスタツクドゲート型トランジスタを
用いて不揮発性記憶素子の書込接続を示す断面
図。第３図は本発明のスタツクドゲート型トラン
ジスタを２段従続接続し不揮発性記憶素子の書込
接続を示す断面図。 １，３０……Ｎ基板、２，３１，３２……P-
アラインド、３，３３……フイールド酸化膜、１
０，１４，４２……コントロールゲート、１１，
１５，５１，５２……オフセツトゲート、５０…
…書込（消去）端子。
Claims (1)
- 【特許請求の範囲】 １Ａ 不揮発性記憶素子と該不揮発性記憶素子の
書込用の少なくとも２個のそれぞれ基板分離した
高耐圧トランジスタとを有し、 前記不揮発性記憶素子はゲート部が高抵抗負荷
を介して書込端子に接続し、 該第１の高耐圧トランジスタは、高耐圧ドレイ
ン構造を有し、ドレイン端子が前記不揮発性記憶
素子のゲート部に接続し、さらにソース端子と基
板端子とが短絡し、 該第２の高耐圧トランジスタは、高耐圧ソース
構造を有し、ドレイン端子と基板端子とが短絡し
且つ前記第１の高耐圧トランジスタのソース端子
と基板端子とに接続し、さらにソース端子が接地
電位であることを特徴とする不揮発性記憶素子の
書込み用高耐圧トランジスタ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110831A JPS593975A (ja) | 1982-06-29 | 1982-06-29 | 不揮発性記憶素子の書込み用高耐圧トランジスタ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110831A JPS593975A (ja) | 1982-06-29 | 1982-06-29 | 不揮発性記憶素子の書込み用高耐圧トランジスタ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593975A JPS593975A (ja) | 1984-01-10 |
| JPH0316792B2 true JPH0316792B2 (ja) | 1991-03-06 |
Family
ID=14545763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110831A Granted JPS593975A (ja) | 1982-06-29 | 1982-06-29 | 不揮発性記憶素子の書込み用高耐圧トランジスタ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593975A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10261370B2 (en) | 2011-10-05 | 2019-04-16 | Apple Inc. | Displays with minimized border regions having an apertured TFT layer for signal conductors |
| US9286826B2 (en) | 2011-10-28 | 2016-03-15 | Apple Inc. | Display with vias for concealed printed circuit and component attachment |
-
1982
- 1982-06-29 JP JP57110831A patent/JPS593975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593975A (ja) | 1984-01-10 |
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