JPH03164955A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPH03164955A JPH03164955A JP1306085A JP30608589A JPH03164955A JP H03164955 A JPH03164955 A JP H03164955A JP 1306085 A JP1306085 A JP 1306085A JP 30608589 A JP30608589 A JP 30608589A JP H03164955 A JPH03164955 A JP H03164955A
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- JP
- Japan
- Prior art keywords
- signal
- peripheral device
- interrupt
- main unit
- interruption
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本体装置に対し、別系統の電源にょシ駆動される周辺装
置から非同期に割込みを行なう割込み制御方式に関し、 本体装置の非動作時における周辺装置の割込みエラーを
防止するようにした割込み制御方式を提（１） 供することを目的とし、 本体装置が動作状態にあるか否かにより開閉されるゲー
ト手段を具え、 周辺装置より該ゲート手段を介して本体装置に割込みを
行なう構成とする。
置から非同期に割込みを行なう割込み制御方式に関し、 本体装置の非動作時における周辺装置の割込みエラーを
防止するようにした割込み制御方式を提（１） 供することを目的とし、 本体装置が動作状態にあるか否かにより開閉されるゲー
ト手段を具え、 周辺装置より該ゲート手段を介して本体装置に割込みを
行なう構成とする。
本発明は本体装置とは別系統の電源によプ駆動される周
辺装置から非同期に割込みを行なう割込、み制御方式に
関するものである。
辺装置から非同期に割込みを行なう割込、み制御方式に
関するものである。
従来、ＣＰＵの制御下にメモリや読取、記録等の機能部
を肩する本体装置に対し、本体装置とは別系統の電源に
より駆動される他の機能部を南する周辺装置からのアク
セスは、割込みにより処理される方式が多用されている
。
を肩する本体装置に対し、本体装置とは別系統の電源に
より駆動される他の機能部を南する周辺装置からのアク
セスは、割込みにより処理される方式が多用されている
。
第６図はこの種の構成図を示すものであり、周辺装置１
と本体装置２が、それぞれ別系統の′電源６と４により
駆動されている場合、周辺装置１か（２） ら本体装置２に割込み＠をかける場合、予め本体装置２
が動いているか否かを何らかの方法で確認■をしてから
行なわなければならない。
と本体装置２が、それぞれ別系統の′電源６と４により
駆動されている場合、周辺装置１か（２） ら本体装置２に割込み＠をかける場合、予め本体装置２
が動いているか否かを何らかの方法で確認■をしてから
行なわなければならない。
上記構成において、周辺装置２が他のシステムとの共用
機能部で別電源で駆動されていたシ、常時別電源が投入
されている電源制御装置であったシした場合には、本体
装置が動いていない時割込みを上げると、この割込みを
クリアする相手がおらず、本体装置２の電源投入時にエ
ラーとなる。
機能部で別電源で駆動されていたシ、常時別電源が投入
されている電源制御装置であったシした場合には、本体
装置が動いていない時割込みを上げると、この割込みを
クリアする相手がおらず、本体装置２の電源投入時にエ
ラーとなる。
本発明の目的は、本体装置の非動作時における周辺装置
の割込みエラーを防止するようにした割込み制御方式を
提供することにある。
の割込みエラーを防止するようにした割込み制御方式を
提供することにある。
前記目的を達成するため、第１図の原理説明図に示すよ
うに、周辺装置１と本体装置２との間にゲート手段１０
ｔ−設け、周辺装置１からの割込み信号■をゲート手段
１０に入れ、−刃本体装置２（３） が動いているか否かの信号■によりゲート手段１０を開
閉して割込み信号を通過または抑止する構成とする。
うに、周辺装置１と本体装置２との間にゲート手段１０
ｔ−設け、周辺装置１からの割込み信号■をゲート手段
１０に入れ、−刃本体装置２（３） が動いているか否かの信号■によりゲート手段１０を開
閉して割込み信号を通過または抑止する構成とする。
上記構成により、ゲート手段１０は本体装置２が動いて
いない場合は、周辺装置ｔ１からの割込み信号を遮断す
るから、周辺装置１が不用意に割込み信号を上げた場合
にも割込みエラーを発生することがなくなる。
いない場合は、周辺装置ｔ１からの割込み信号を遮断す
るから、周辺装置１が不用意に割込み信号を上げた場合
にも割込みエラーを発生することがなくなる。
第２図は本発明の実施例の構成説明図である。
同図において、周辺装置１と本体装置２は、それぞれ別
系の電源６と４により駆動される。周辺装置１からの出
力■はゲート手段１０に入力される。ゲート手段１０は
本体装置２が動いている間は信号■をそのまま通過させ
、本体装置２の電源４が切られている間は遮断するゲー
ト回路１１と、本体装置１の電源投入後の電源条件、プ
ログラム（４） からの設定によ）回路を有効にするイネーブル回路１２
よシ構成される。ゲート回路１１は負論理で作動するＡ
ＮＤ回路であシイネーブル回路１２は１ビツトのレジス
タである。本体装置２の電源４のオフ時、または電源投
入直後で初期設定ができていない時はゲート回路１１は
イネーブル回路１２によ）ディセーブルされ、周辺装置
１からの割込み信号はゲート手段１０によ）抑止される
。イネーブル回路１２は本体装置２の初期設定が光了し
プログラムからの設定を受けてゲート回路１１を開にし
、周辺装置１からの割込み信号を本体装置２側へ通過さ
せる。本体装置２の電源オフ時、または電源投入直後で
初期設定ができていない時は本体装置ｌｔ２から従来技
術により、ＨＣ−・イ）の信号が出力されるのでイネー
ブル回路１２としてのシフトレジスタにＨ信号が記憶さ
れる。また、本体装置２の初期設定が完了すると本体装
置２からＬ（ロー）の信号が出力されるのでイイ・−プ
ル回路１２にＬ信号が記憶される。他方、周辺装置１か
らは割込要求の刹−無によりＬ浄たはＨの信号が出力さ
れ（５） る。この結果、前述したように周辺装置１からの割込み
信号がゲート手段１０で抑止されたり、ゲート手段１０
を通過して本体装置２へ伝えられたりする。
系の電源６と４により駆動される。周辺装置１からの出
力■はゲート手段１０に入力される。ゲート手段１０は
本体装置２が動いている間は信号■をそのまま通過させ
、本体装置２の電源４が切られている間は遮断するゲー
ト回路１１と、本体装置１の電源投入後の電源条件、プ
ログラム（４） からの設定によ）回路を有効にするイネーブル回路１２
よシ構成される。ゲート回路１１は負論理で作動するＡ
ＮＤ回路であシイネーブル回路１２は１ビツトのレジス
タである。本体装置２の電源４のオフ時、または電源投
入直後で初期設定ができていない時はゲート回路１１は
イネーブル回路１２によ）ディセーブルされ、周辺装置
１からの割込み信号はゲート手段１０によ）抑止される
。イネーブル回路１２は本体装置２の初期設定が光了し
プログラムからの設定を受けてゲート回路１１を開にし
、周辺装置１からの割込み信号を本体装置２側へ通過さ
せる。本体装置２の電源オフ時、または電源投入直後で
初期設定ができていない時は本体装置ｌｔ２から従来技
術により、ＨＣ−・イ）の信号が出力されるのでイネー
ブル回路１２としてのシフトレジスタにＨ信号が記憶さ
れる。また、本体装置２の初期設定が完了すると本体装
置２からＬ（ロー）の信号が出力されるのでイイ・−プ
ル回路１２にＬ信号が記憶される。他方、周辺装置１か
らは割込要求の刹−無によりＬ浄たはＨの信号が出力さ
れ（５） る。この結果、前述したように周辺装置１からの割込み
信号がゲート手段１０で抑止されたり、ゲート手段１０
を通過して本体装置２へ伝えられたりする。
以上説明したように、本体装置とは別系′１源により駆
動されている周辺装置が本体装置と関係なく稼動してい
る場合、周辺装置の割込みを本体装置が動いていない時
に発生させても、本発明のゲート手段によりそのまま通
過させてエラーとすることなく、電源投入後の準備の整
うまで割込みを遅らせることが可能となる。周辺装置の
転用、共用等用途の拡大に役立つところが大きい。
動されている周辺装置が本体装置と関係なく稼動してい
る場合、周辺装置の割込みを本体装置が動いていない時
に発生させても、本発明のゲート手段によりそのまま通
過させてエラーとすることなく、電源投入後の準備の整
うまで割込みを遅らせることが可能となる。周辺装置の
転用、共用等用途の拡大に役立つところが大きい。
第１図は本発明の原理説明図、第２図は実施例の構成説
明図、第３図は従来例の構成説明図であり、図中１は周
辺装置、２は本体装置、う、４は電源、１０はゲート、
１１はゲート回路、１２はイネーブル回路を示す。 （６）
明図、第３図は従来例の構成説明図であり、図中１は周
辺装置、２は本体装置、う、４は電源、１０はゲート、
１１はゲート回路、１２はイネーブル回路を示す。 （６）
Claims (1)
- 【特許請求の範囲】 本体装置に対し、別系統の電源により駆動される周辺装
置から非同期に割込みを行なう割込み制御方式において
、 本体装置（２）が動作状態にあるか否かにより開閉され
るゲート手段（１０）を具え、 周辺装置（１）より該ゲート手段（１０）を介して本体
装置（２）に割込みを行なうことを特徴とする割込み制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306085A JPH03164955A (ja) | 1989-11-24 | 1989-11-24 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306085A JPH03164955A (ja) | 1989-11-24 | 1989-11-24 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164955A true JPH03164955A (ja) | 1991-07-16 |
Family
ID=17952851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306085A Pending JPH03164955A (ja) | 1989-11-24 | 1989-11-24 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164955A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124734A (ja) * | 1983-12-12 | 1985-07-03 | Tokyo Electric Co Ltd | Ｃｐｕに対する割込み処理装置 |
| JPS62205441A (ja) * | 1986-03-05 | 1987-09-10 | Nec Corp | マイクロコンピユ−タ |
| JPS62226233A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | マイクロコンピユ−タ |
| JPH01314333A (ja) * | 1988-06-14 | 1989-12-19 | Mitsubishi Heavy Ind Ltd | 電子計算機 |
-
1989
- 1989-11-24 JP JP1306085A patent/JPH03164955A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124734A (ja) * | 1983-12-12 | 1985-07-03 | Tokyo Electric Co Ltd | Ｃｐｕに対する割込み処理装置 |
| JPS62205441A (ja) * | 1986-03-05 | 1987-09-10 | Nec Corp | マイクロコンピユ−タ |
| JPS62226233A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | マイクロコンピユ−タ |
| JPH01314333A (ja) * | 1988-06-14 | 1989-12-19 | Mitsubishi Heavy Ind Ltd | 電子計算機 |
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