JPH0316427A - 入出力兼用装置 - Google Patents
入出力兼用装置Info
- Publication number
- JPH0316427A JPH0316427A JP1151689A JP15168989A JPH0316427A JP H0316427 A JPH0316427 A JP H0316427A JP 1151689 A JP1151689 A JP 1151689A JP 15168989 A JP15168989 A JP 15168989A JP H0316427 A JPH0316427 A JP H0316427A
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- Japan
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- input
- output
- circuit
- output terminal
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- 239000000872 buffer Substances 0.000 claims abstract description 32
- 230000005669 field effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、低消費電力を必要とする装置の入出力兼用装
置に関する． ［従来の技術］ 従来の入出力兼用装置の回路構成を第１図に示す。１０
１は入出力バッフ７回路であり、１０２の出力トライス
テートバッファと、１０３の入力バッファで構成されて
いる。入カバッファ１０３は低消費電力を必要とする装
置に於では、相補型の電界効果型トランジスタが多く用
いられる．１０４は入出力兼用端子であり，外部装置へ
の信号の出力と、外部装置からの信号の入力を兼用して
いる．１０５は装置から外部装置に出力される出力信号
であり、出力トライステートパツファ１０２の入力に接
続されている．１０６は装置に入力される入力信号で、
入力バッファ１０３の出力である． ［発明が解決しようとする課題１ このような入出力兼用装置の場合，出力トライステート
バッファ１０２の出力を高抵抗にし、入力装置として使
用している状態では、入出力兼用端子１０４が第一の電
源電位と第二の電源電位の中間電位になる可能性が高く
、その場合、入カバッファ１０３において第一の電源か
ら第二の電源に流れる貫通電流が生じる。つまり、低消
費電力を達成しようとする目的に対し逆行すると言う問
題点を有する． そこで本発明は、かかる問題点を解決するちので，その
目的とするところは、低消費電力の入出力兼用装置を提
供するところにある。
置に関する． ［従来の技術］ 従来の入出力兼用装置の回路構成を第１図に示す。１０
１は入出力バッフ７回路であり、１０２の出力トライス
テートバッファと、１０３の入力バッファで構成されて
いる。入カバッファ１０３は低消費電力を必要とする装
置に於では、相補型の電界効果型トランジスタが多く用
いられる．１０４は入出力兼用端子であり，外部装置へ
の信号の出力と、外部装置からの信号の入力を兼用して
いる．１０５は装置から外部装置に出力される出力信号
であり、出力トライステートパツファ１０２の入力に接
続されている．１０６は装置に入力される入力信号で、
入力バッファ１０３の出力である． ［発明が解決しようとする課題１ このような入出力兼用装置の場合，出力トライステート
バッファ１０２の出力を高抵抗にし、入力装置として使
用している状態では、入出力兼用端子１０４が第一の電
源電位と第二の電源電位の中間電位になる可能性が高く
、その場合、入カバッファ１０３において第一の電源か
ら第二の電源に流れる貫通電流が生じる。つまり、低消
費電力を達成しようとする目的に対し逆行すると言う問
題点を有する． そこで本発明は、かかる問題点を解決するちので，その
目的とするところは、低消費電力の入出力兼用装置を提
供するところにある。
［課題を解決するための手段］
本発明の入出力兼用装置は、
（ａ）装置の内部信号を外部装置に出力する出力トライ
ステートバツファと、 （ｂ）外部装置からの信号を装置内部に入力する入カバ
ッファと、 （ｃ）前記出力トライステートバツファの出力と、前記
入カバッファの入力を共用にした入出力兼用端子と、 （ｄ）第一の１１源（正側電位）または、第二の電源（
負側電位）をソースとし，ドレインが前記入出力兼用端
子に接続された電界切１果型トランジスタを具備する入
出力兼用装置に於て、 （ｅ）入力が入出力兼用端子に接続されるとともに、出
力が前記電界効果型トランジスタのゲートに接続され、
前記入出力兼用端子の電位を判定する中間電位判定回路
を有することを特徴とする。
ステートバツファと、 （ｂ）外部装置からの信号を装置内部に入力する入カバ
ッファと、 （ｃ）前記出力トライステートバツファの出力と、前記
入カバッファの入力を共用にした入出力兼用端子と、 （ｄ）第一の１１源（正側電位）または、第二の電源（
負側電位）をソースとし，ドレインが前記入出力兼用端
子に接続された電界切１果型トランジスタを具備する入
出力兼用装置に於て、 （ｅ）入力が入出力兼用端子に接続されるとともに、出
力が前記電界効果型トランジスタのゲートに接続され、
前記入出力兼用端子の電位を判定する中間電位判定回路
を有することを特徴とする。
［実 施 例］
本発明におけるブロック図を、第２図に示す。
１０１は第１図と同様の回路構成の入出力バツファ回路
であり，装置から外部装置への出力信号１０５を入出力
兼用端子１０４に出力すると同時に、入出力兼用端子１
０４に外部装置から入力される信号を，１０６の入力信
号として、装置に入力する。２０１は中間電位判定回路
であり，入出力端子１０４の電位が第一の１ｉ源電位と
第二の電ＩＲＮ位の中間にあることを判定する回路であ
る。
であり，装置から外部装置への出力信号１０５を入出力
兼用端子１０４に出力すると同時に、入出力兼用端子１
０４に外部装置から入力される信号を，１０６の入力信
号として、装置に入力する。２０１は中間電位判定回路
であり，入出力端子１０４の電位が第一の１ｉ源電位と
第二の電ＩＲＮ位の中間にあることを判定する回路であ
る。
その回路の入力には、入出力端子１０４が接続され、そ
の出力は、中間電位信号２０３である。
の出力は、中間電位信号２０３である。
２０２は入出力兼用端子１０４の電位を第一の電源電位
または第二の電源電位に接続する回路でプルダウンまた
はプルアップ回路である。２０２のプルダウンまたはプ
ルアップ回路は２０３の中間電位信号に依ってＯＮ．Ｏ
ＦＦを制御される。
または第二の電源電位に接続する回路でプルダウンまた
はプルアップ回路である。２０２のプルダウンまたはプ
ルアップ回路は２０３の中間電位信号に依ってＯＮ．Ｏ
ＦＦを制御される。
即ち５ ｌ０１の入出力バッファ回路の入出力端子１０
４への出力が高抵抗状態であり、１０１の入出力バッフ
ァ回路が入力の状態で使用されているときに、入出力兼
用端子１０４が中間電位になると、２０１の中間電位判
定回路によってその中間電位が判定され、その結果が中
間電位信号２０３に出力される，２０２のプルタウンま
たはプルアップ回路は中間電位信号２０３に依って制御
され、入出力兼用端子が中間電位の時は．ＯＮ状態とな
る。その結果１０４の入出力兼用端子は、第一の電源電
位または第二の電源竜位に固定される。即ち入出力バッ
ファ回路１０１で，入出力兼用端子１０４が中間電位の
時に生じる第一の電源から第二の電源に流れる貫通電流
を明止することができる． 第３図に本発明の実施例を示す。１０１の人出カバッフ
ァ回路は第１図の回路構成と全く同様である。２０１の
中間電位判定回路は、３０２，３０３の二つのインバー
タとそれぞれの出力が入力となっている排他的論理和３
０４から構成されている．排他的論理和３０４の出力が
中間電位信号２０３である。３０２．３０３の二つのイ
ンバータの入力は、入出力兼用端子１０４であり，それ
ぞれの入力論理レベル（入力の論理値を判定する電位）
が異なるように設定されている．インバーク３０２の入
力論理レベルをＶＬＩ、インバーク３０３の入力論理レ
ベルをＶＬ２とする。第１の電源電位をＶＤＤ、第二の
電源電位を■ＳＳとすルト、ＶＤＤ＞ＶＬ １ ＞ＶＬ
２＞ＶＳＳ（７）関係に設定されている。３０１は電界
効果型トランジスタで、そのソースが第二の電源に接続
されている．またそのドレインは，入出力兼用瑞子１０
４に接続され、そのゲートは２０３の中間電位信号に接
続されている。このような構成に於で，入出力兼用端子
ｌ０４の電位ＶＩＯが．ＶＬＩとＶＬ２の間、即チＶＬ
１ ＞Ｖ Ｉ Ｏ＞ＶＬ２＋．：成ったとき、インバ
ータ３０２の出力は゜’１”．インバータ３０３の出力
は゜゛０゜“となり，排他的論理和３０４の出力である
中間電位信号２０３は゛ｌ”゜となる。その結果、３０
１の電界効果型トランジスタはＯＮとなり、入出力兼用
端子１０４は“゜０゜゛となる６他の状恕では，３０２
，３０３のインバータの出力はともに同しであるため、
中間電位信号２０３は゜゛０′゛となる。即ち、３０１
の電界効果型トランジスタはＯＦＦＬ、入出力兼用端子
１０４は第二の電源から切り離される。
４への出力が高抵抗状態であり、１０１の入出力バッフ
ァ回路が入力の状態で使用されているときに、入出力兼
用端子１０４が中間電位になると、２０１の中間電位判
定回路によってその中間電位が判定され、その結果が中
間電位信号２０３に出力される，２０２のプルタウンま
たはプルアップ回路は中間電位信号２０３に依って制御
され、入出力兼用端子が中間電位の時は．ＯＮ状態とな
る。その結果１０４の入出力兼用端子は、第一の電源電
位または第二の電源竜位に固定される。即ち入出力バッ
ファ回路１０１で，入出力兼用端子１０４が中間電位の
時に生じる第一の電源から第二の電源に流れる貫通電流
を明止することができる． 第３図に本発明の実施例を示す。１０１の人出カバッフ
ァ回路は第１図の回路構成と全く同様である。２０１の
中間電位判定回路は、３０２，３０３の二つのインバー
タとそれぞれの出力が入力となっている排他的論理和３
０４から構成されている．排他的論理和３０４の出力が
中間電位信号２０３である。３０２．３０３の二つのイ
ンバータの入力は、入出力兼用端子１０４であり，それ
ぞれの入力論理レベル（入力の論理値を判定する電位）
が異なるように設定されている．インバーク３０２の入
力論理レベルをＶＬＩ、インバーク３０３の入力論理レ
ベルをＶＬ２とする。第１の電源電位をＶＤＤ、第二の
電源電位を■ＳＳとすルト、ＶＤＤ＞ＶＬ １ ＞ＶＬ
２＞ＶＳＳ（７）関係に設定されている。３０１は電界
効果型トランジスタで、そのソースが第二の電源に接続
されている．またそのドレインは，入出力兼用瑞子１０
４に接続され、そのゲートは２０３の中間電位信号に接
続されている。このような構成に於で，入出力兼用端子
ｌ０４の電位ＶＩＯが．ＶＬＩとＶＬ２の間、即チＶＬ
１ ＞Ｖ Ｉ Ｏ＞ＶＬ２＋．：成ったとき、インバ
ータ３０２の出力は゜’１”．インバータ３０３の出力
は゜゛０゜“となり，排他的論理和３０４の出力である
中間電位信号２０３は゛ｌ”゜となる。その結果、３０
１の電界効果型トランジスタはＯＮとなり、入出力兼用
端子１０４は“゜０゜゛となる６他の状恕では，３０２
，３０３のインバータの出力はともに同しであるため、
中間電位信号２０３は゜゛０′゛となる。即ち、３０１
の電界効果型トランジスタはＯＦＦＬ、入出力兼用端子
１０４は第二の電源から切り離される。
そこで、１０３の入カバッファに於で貫通電流が流れる
入出力兼用端子の電位範囲の上限をＶＵＰ，下限をＶＬ
ＯＷとした時、ＶＬＩ、ＶＬ２をＶＤＤ＞ＶＬ １ ＞
ＶＬＩＰ＞ＶＬＯＷ＞ＶＬ２＞ＶＳＳとなるように設定
すると、入出力兼用端子１０４が、１０３の入カバッフ
ァに於で貫通電流が流れる中間電位になると、３０１の
電界効果型トランジスタがＯＮする。その結果、入出力
兼用端子は゛０゜゛レベルになり，入力バッファ１０３
に於て、貫通電流が流れなくなる。即ち、入力バッファ
１０３に於で貫通電流が流れ続ける状熊はなくなり、装
置全体としての低消費電力が達成される。
入出力兼用端子の電位範囲の上限をＶＵＰ，下限をＶＬ
ＯＷとした時、ＶＬＩ、ＶＬ２をＶＤＤ＞ＶＬ １ ＞
ＶＬＩＰ＞ＶＬＯＷ＞ＶＬ２＞ＶＳＳとなるように設定
すると、入出力兼用端子１０４が、１０３の入カバッフ
ァに於で貫通電流が流れる中間電位になると、３０１の
電界効果型トランジスタがＯＮする。その結果、入出力
兼用端子は゛０゜゛レベルになり，入力バッファ１０３
に於て、貫通電流が流れなくなる。即ち、入力バッファ
１０３に於で貫通電流が流れ続ける状熊はなくなり、装
置全体としての低消費電力が達成される。
ここで注意すべきところは、１０１の入出力バッファ回
路を出力として使用しているときに６出力の変化時に於
で上記と同様の動作が生しることである．そこで、本構
成に於で出力を正常に動作させるには、１０２の出力ト
ライ又テートバッファの出力インピーダンスを、３０１
の電界効果型トランジスタのインピーダンスより十分小
さくする必要がある。
路を出力として使用しているときに６出力の変化時に於
で上記と同様の動作が生しることである．そこで、本構
成に於で出力を正常に動作させるには、１０２の出力ト
ライ又テートバッファの出力インピーダンスを、３０１
の電界効果型トランジスタのインピーダンスより十分小
さくする必要がある。
以上は、第２図のプルダウンまたはプルアップ回路２０
２について、プルダウン回路の場合の実施例である。プ
ルアップ回路の実施例についてち、３０１の電界効果型
トランジスタの極性を変えるとと６に、そのソースの電
位を第１の電源にし、ゲートに中間電位信号２０３の反
転信号を入力するだけで実現できる。
２について、プルダウン回路の場合の実施例である。プ
ルアップ回路の実施例についてち、３０１の電界効果型
トランジスタの極性を変えるとと６に、そのソースの電
位を第１の電源にし、ゲートに中間電位信号２０３の反
転信号を入力するだけで実現できる。
［発明の効果］
以上述べたように本発明によれば、従来の入出力兼用装
置にプルダウンまたはプルアップ回路と中間電位判定回
路を付加することにより、低萌費電力の入出力兼用装置
を実現できるという効果を有する。
置にプルダウンまたはプルアップ回路と中間電位判定回
路を付加することにより、低萌費電力の入出力兼用装置
を実現できるという効果を有する。
第ｌ図は、従来の入出力兼用装置における回路構成図。
第２図は、本発明における入出力兼用装置のブロック図
。 第３図は、本発明の入出力兼用装置におけるー実施例図
。 １ ０ １ ・ ・ １０２ １０３ １ ０ ４ １ ０ ５ １０６ ２０１ ２ ０ ２ ２ ０ ３ ３０１ ３ ０ ２ ・ ３０３ ・ ３ ０ ４ ・ 入出力バッフ７回路 出力トライステートバソファ ・入力バッファ ・入出力兼用端子 出力信号 入力信号 ・中間電位判定回路 プルダウンまたはプルアップ回路 中間電位信号 電界効果型トランジスタ ・インバータ ・インバータ ・排他的論理和 以上
。 第３図は、本発明の入出力兼用装置におけるー実施例図
。 １ ０ １ ・ ・ １０２ １０３ １ ０ ４ １ ０ ５ １０６ ２０１ ２ ０ ２ ２ ０ ３ ３０１ ３ ０ ２ ・ ３０３ ・ ３ ０ ４ ・ 入出力バッフ７回路 出力トライステートバソファ ・入力バッファ ・入出力兼用端子 出力信号 入力信号 ・中間電位判定回路 プルダウンまたはプルアップ回路 中間電位信号 電界効果型トランジスタ ・インバータ ・インバータ ・排他的論理和 以上
Claims (2)
- （１）（ａ）装置の内部信号を外部装置に出力する出力
トライステートバッファと、 （ｂ）外部装置からの信号を装置内部に入力する入力バ
ッファと、 （ｃ）前記出力トライステートバッファの出力と、前記
入力バッファの入力を共用にした入出力兼用端子と、 （ｄ）第一の電源（正側電位）または、第二の電源（負
側電位）をソースとし、ドレインが前記入出力兼用端子
に接続された電界効果型トランジスタを具備する入出力
兼用装置に於て、 （ｅ）入力が入出力兼用端子に接続されるとともに、出
力が前記電界効果型トランジスタのゲートに接続され、
前記入出力兼用端子の電位を判定する中間電位判定回路
を有することを特徴とする入出力兼用装置。 - （２）前記中間電位判定回路が、 （ａ）二つの入力論理レベルが異なる反転回路と、 （ｂ）該反転回路の二つの出力を入力とする排他的論理
和回路からなることを特徴とする請求項１記載の入出力
兼用装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151689A JPH0316427A (ja) | 1989-06-14 | 1989-06-14 | 入出力兼用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151689A JPH0316427A (ja) | 1989-06-14 | 1989-06-14 | 入出力兼用装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316427A true JPH0316427A (ja) | 1991-01-24 |
Family
ID=15524113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151689A Pending JPH0316427A (ja) | 1989-06-14 | 1989-06-14 | 入出力兼用装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142112A (ja) * | 1990-10-02 | 1992-05-15 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| EP0772301A3 (en) * | 1995-11-03 | 1998-04-01 | Samsung Electronics Co., Ltd. | Circuit for stabilizing the output of a tri-state circuit |
| KR20230170054A (ko) | 2021-05-21 | 2023-12-18 | 아사히 가세이 가부시키가이샤 | 인공 피혁, 및 그의 제법 |
-
1989
- 1989-06-14 JP JP1151689A patent/JPH0316427A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142112A (ja) * | 1990-10-02 | 1992-05-15 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| EP0772301A3 (en) * | 1995-11-03 | 1998-04-01 | Samsung Electronics Co., Ltd. | Circuit for stabilizing the output of a tri-state circuit |
| KR20230170054A (ko) | 2021-05-21 | 2023-12-18 | 아사히 가세이 가부시키가이샤 | 인공 피혁, 및 그의 제법 |
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