JPH03162121A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH03162121A JPH03162121A JP30290589A JP30290589A JPH03162121A JP H03162121 A JPH03162121 A JP H03162121A JP 30290589 A JP30290589 A JP 30290589A JP 30290589 A JP30290589 A JP 30290589A JP H03162121 A JPH03162121 A JP H03162121A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- pulse width
- timer counter
- width modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路上で構成されるパルス幅変調回路に関
するものである。
するものである。
従来の技術
従来のパルス幅変調回路では、集積回路上において専用
の論理回路で構成されていた。
の論理回路で構成されていた。
以下、従来のパルス幅変調回路について説明する。
第２図は従来のパルス幅変調回路を示すブロック図であ
る。
る。
この回路は、ｎビットのカウンタ１、ｎビットのレジス
タ２、比較回路３で構威されている。カウンタ１にはク
ロツク１００が入力され、比較回路３の一方の入力とな
るｎビットカウントデータ１０１が出力される。レジス
タ２より比較回路３の一方の入力となるｎビットレジス
タデータ１０２が出力されている。
タ２、比較回路３で構威されている。カウンタ１にはク
ロツク１００が入力され、比較回路３の一方の入力とな
るｎビットカウントデータ１０１が出力される。レジス
タ２より比較回路３の一方の入力となるｎビットレジス
タデータ１０２が出力されている。
以上のように構成されたパルス幅変調回路について、以
下その動作を説明する。
下その動作を説明する。
レジスタ２はプログラミング可能である任意の値に設定
される。クロック１００でカウントされるカウンタ１は
ｎビットカウントデータ１０１を出力する。比較回路で
は、ｎビットカウントデータ１０１とｎビットレジスタ
データ１０２を比較し、ｎビットカウントデータ１０１
がｎビットレジスタデー夕より小さい時は゛Ｌ ｏ ｗ
’レベルを大きい時には’Ｈｉｇｈ’レベルをパルス
幅変調出力１０３として出力する。
される。クロック１００でカウントされるカウンタ１は
ｎビットカウントデータ１０１を出力する。比較回路で
は、ｎビットカウントデータ１０１とｎビットレジスタ
データ１０２を比較し、ｎビットカウントデータ１０１
がｎビットレジスタデー夕より小さい時は゛Ｌ ｏ ｗ
’レベルを大きい時には’Ｈｉｇｈ’レベルをパルス
幅変調出力１０３として出力する。
発明が解決しようとする課題
しかしながら、前記従来の構成では、パルス幅変調回路
として専用の論理回路を必要とし、多ビットの構成にな
るほど、比較回路の論理が大きくなる。
として専用の論理回路を必要とし、多ビットの構成にな
るほど、比較回路の論理が大きくなる。
以上のことは、集積回路上に構成する場合、論理が大き
くなり、汎用性を失うことを意味している。
くなり、汎用性を失うことを意味している。
本発明は前記従来の問題点を解決するもので、既に集積
回路上構成された論理を使用して、パルス幅変調出力を
可能とするものである。
回路上構成された論理を使用して、パルス幅変調出力を
可能とするものである。
課題を解決するための手段
本発明のパルス幅変調回路は、プログラム可能なタイマ
カウンタとそのタイマカウンタと同じかまたはそれ以上
のビット数のカウンタを使用し、タイマカウンタの応用
出力としてパルス幅変調出力を可能とする構成を有して
いる。
カウンタとそのタイマカウンタと同じかまたはそれ以上
のビット数のカウンタを使用し、タイマカウンタの応用
出力としてパルス幅変調出力を可能とする構成を有して
いる。
作用
この構成により、パルス幅変調出力が不要の場合は、通
常のタイマカウンタとして使用することが可能で、集積
回路上の論理も最小となり、汎用性が大きくなる。
常のタイマカウンタとして使用することが可能で、集積
回路上の論理も最小となり、汎用性が大きくなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例におけるブロック図である。
この回路は、タイムベース等に使われるカウンタ１０と
プログラミング可能なｎビットのタイマカウンタ２０と
、カウンタ１１のｎビット目のオーバフ口一を検出する
オーバフロー検出回路３０とタイマカウンタのロード信
号２１２を選択する選択器４０とカウンタのオーバフ口
ー信号１１１とタイマカウンタのオーバフ口ー信号２１
１をリセット，セット人力とするＲ−Ｓフリップフロツ
プ５０から構威される。
プログラミング可能なｎビットのタイマカウンタ２０と
、カウンタ１１のｎビット目のオーバフ口一を検出する
オーバフロー検出回路３０とタイマカウンタのロード信
号２１２を選択する選択器４０とカウンタのオーバフ口
ー信号１１１とタイマカウンタのオーバフ口ー信号２１
１をリセット，セット人力とするＲ−Ｓフリップフロツ
プ５０から構威される。
まず、タイマカウンタ２０をタイマとして使用する場合
、選択器４０はタイマカウンタのオーノくフロー信号２
１１を選択している。カウンタ２１がオーバフローした
時、オーバフロー信号２１１が発生し、選択器４０によ
り選択されたタイマロード信号２１２によってレジスタ
２２のデータがカウンタ２１にロードされる。
、選択器４０はタイマカウンタのオーノくフロー信号２
１１を選択している。カウンタ２１がオーバフローした
時、オーバフロー信号２１１が発生し、選択器４０によ
り選択されたタイマロード信号２１２によってレジスタ
２２のデータがカウンタ２１にロードされる。
以上のように、タイマとして通常使用される。
次に、パルス幅変調回路として使用した場合、選択器４
０はカウンタのオーバフ口ー信号１１１を選択している
。カウンタ１１のｎビット目がオーバフローしたとき、
オーバフ口ー信号１１１が発生し、カウンタ２１にはレ
ジスタ２２の値がロードされる。さらにＲ−Ｓフリップ
プロップ５０がリセットされ、パルス幅変調出力１０３
が゛Ｌｏｗレベルとなる。次にカウンタ２１がオーバフ
ローしたとき、オーバフロー信号２１１が発生し、Ｒ−
Ｓフリップフロツプ５０がセットされ、パルス幅変調出
力１０３が゛Ｈｉｇｈ’レベルとなる。以上のように、
レジスタ２２の値によってパルス幅変調出力１０３が得
られる。
０はカウンタのオーバフ口ー信号１１１を選択している
。カウンタ１１のｎビット目がオーバフローしたとき、
オーバフ口ー信号１１１が発生し、カウンタ２１にはレ
ジスタ２２の値がロードされる。さらにＲ−Ｓフリップ
プロップ５０がリセットされ、パルス幅変調出力１０３
が゛Ｌｏｗレベルとなる。次にカウンタ２１がオーバフ
ローしたとき、オーバフロー信号２１１が発生し、Ｒ−
Ｓフリップフロツプ５０がセットされ、パルス幅変調出
力１０３が゛Ｈｉｇｈ’レベルとなる。以上のように、
レジスタ２２の値によってパルス幅変調出力１０３が得
られる。
以上のように本実施例によれば、プログラム可能な任意
ビット長のタイマカウンタと、前記タイマカウンタと同
じかまたはそれ以上のビット長のカウンタを使用し、パ
ルス幅変調回路を実現している。
ビット長のタイマカウンタと、前記タイマカウンタと同
じかまたはそれ以上のビット長のカウンタを使用し、パ
ルス幅変調回路を実現している。
発明の効果
本発明は、集積回路上に既に構威されたカウンタ及びタ
イマカウンタに選択器，Ｒ−Ｓフリップフロツブを付加
するだけでパルス幅変調出力を可能とする。
イマカウンタに選択器，Ｒ−Ｓフリップフロツブを付加
するだけでパルス幅変調出力を可能とする。
さらに、パルス幅変調回路を必要としないユーザにはプ
ログラム可能なタイマカウンタとして使用できるため、
汎用性が大きい。
ログラム可能なタイマカウンタとして使用できるため、
汎用性が大きい。
第１図は本発明の一実施例におけるパルス幅変調回路の
ブロック図、第２図は従来のパルス幅変調回路のブロッ
ク図である。 １・・・・・・カウンタ、２・・・・・・レジスタ、３
・・・・・・比較回路、１０・・・・・・タイムベース
等のカウンタ、２０・・・・・・プログラム可能なタイ
マカウンタ、１００・・・・・・クロツク、１０１・・
・・・・ｎビット力ウンタデー夕、１０２・・・・・・
ｎビットレジスタデー夕、１０３・・・・・・パルス幅
変調出力、１１０・・・・・・ｎビット目出力、１１１
・・・・・・カウンタのオーバフ口ー信号、１１２・・
・・・・タイムベース等に応用される出力、２１０・・
・・・・カウンタのＭＳＢ出力、２１１・・・・・・タ
イマのオーバフロー信号、 ２１２・・・・・・ロード信号。
ブロック図、第２図は従来のパルス幅変調回路のブロッ
ク図である。 １・・・・・・カウンタ、２・・・・・・レジスタ、３
・・・・・・比較回路、１０・・・・・・タイムベース
等のカウンタ、２０・・・・・・プログラム可能なタイ
マカウンタ、１００・・・・・・クロツク、１０１・・
・・・・ｎビット力ウンタデー夕、１０２・・・・・・
ｎビットレジスタデー夕、１０３・・・・・・パルス幅
変調出力、１１０・・・・・・ｎビット目出力、１１１
・・・・・・カウンタのオーバフ口ー信号、１１２・・
・・・・タイムベース等に応用される出力、２１０・・
・・・・カウンタのＭＳＢ出力、２１１・・・・・・タ
イマのオーバフロー信号、 ２１２・・・・・・ロード信号。
Claims (1)
- プログラム可能な任意ビット長のタイマカウンタと、前
記タイマカウンタと同じかまたはそれ以上のビット長の
他目的のカウンタを使用し、実現することを特徴とする
パルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290589A JPH03162121A (ja) | 1989-11-21 | 1989-11-21 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290589A JPH03162121A (ja) | 1989-11-21 | 1989-11-21 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162121A true JPH03162121A (ja) | 1991-07-12 |
Family
ID=17914521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30290589A Pending JPH03162121A (ja) | 1989-11-21 | 1989-11-21 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162121A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235706A (ja) * | 1985-08-08 | 1987-02-16 | Mitsubishi Electric Corp | Ｐｌｌ周波数シンセサイザ方式の選局回路 |
| JPS6338420B2 (ja) * | 1978-05-08 | 1988-07-29 | Tokyo Shibaura Electric Co |
-
1989
- 1989-11-21 JP JP30290589A patent/JPH03162121A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338420B2 (ja) * | 1978-05-08 | 1988-07-29 | Tokyo Shibaura Electric Co | |
| JPS6235706A (ja) * | 1985-08-08 | 1987-02-16 | Mitsubishi Electric Corp | Ｐｌｌ周波数シンセサイザ方式の選局回路 |
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