JPH03150660A - 付加プロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 機能及び負荷分散のために、メインプロセッサ以外に付
加プロセッサを設備するシステムに係り、更に詳しくは
収容するソフトウェアの固定収容が可能な制御用システ
ムにおける付加プロセッサ制御方式に関し、 メインプロセッサと付加プロセッサの間に専用の物理的
なインタフェースを必要とせず、機種や機能に制限を加
えずに付加プロセッサを選択することを可能とし、フィ
ールドグレードアップを既設システムを稼働したままで
可能とし、また、複数の同一機能の付加プロセッサの接
続を可能として、拡張性の高いグレードアンプを実現す
ることを目的とし、 対象機能を処理するプロセッサがメインプロセッサか付
加プロセッサかを識別し、該プロセッサがメインプロセ
ッサであると識別された場合に、メインプロセッサに対
して対象機能の処理を実行させる機能選択手段と、該機
能選択手段において対象機能を処理するプロセッサが付
加プロセッサであると識別された場合に、対象機能を処
理させるべき付加プロセッサを選択して負荷の配分を行
い、該選択された付加プロセッサに対して対象機能の処
理の実行を論理インタフェースを介して指示する負荷分
配手段と、を有するように構成する。

〔産業上の利用分野〕

本発明は、機能及び負荷分散のために、メインプロセッ
サ以外に付加プロセッサを設備するシステムに係り、更
に詳しくは収容するソフトウェアの固定収容が可能な制
御用システムにおける付加プロセッサ制御方式に関する
。

〔従来の技術〕

マイクロプロセッサを複数利用した機能・負荷分散方式
による制御用システムが多く存在する。

このようなシステムでは、メインプロセッサの他に、特
定の処理を専用に処理する付加プロセッサが設備される
。

第６図に上記機能・負荷分散システムの従来例の一般的
な構成を示す。

メインプロセッサ１と付加プロセッサ２は、まず、プロ
セッサバス６によって接続され、データの授受が行われ
る。これと共に、両プロセッサは専用の制御信号線４で
接続され、同信号線を介してメインプロセッサ１から付
加プロセッサ２への処理開始指示、付加プロセッサ２か
らメインプロセッサＩへの処理終了指示等が行われる。

ここで、メインプロセッサ１内に制御信号ｗＡ５を収容
する物理的なインタフェースが設けられる。

〔発明が解決しようとする課題〕 今、機能・負荷分散システムを電子交換機等に適用した
場合、−旦システムを構成したあとで、更に付加プロセ
ッサを追加してフィールドグレードアップを行いたい場
合がある。この場合、電子交換機等は非常に公共性の高
いシステムであるため、システムの稼働を簡単に停止す
ることはできない。

しかし、第６図のような従来例の場合、メインプロセッ
サ１と付加プロセッサ２は専用の制御信号線４により接
続されるため、メインプロセッサ１に接続できる付加プ
ロセッサ２の機種が、付加プロセッサ２で処理すべき機
能やメインプロセッサｌの機種により制限を受ける場合
があり、拡張性に乏しいという問題点を有している。ま
た、メインプロセッサ１内に物理的なインタフェース５
が必要なため、メインプロセッサｌの電源を切断した状
態でしか付加プロセッサ２を追加することができず、シ
ステムの稼働を停止せざるを得ないという問題点を有し
ている。更に、第６図の従来例の場合、複数の同一機能
の付加プロセッサを同時に１台のメインプロセッサに接
続することができず、処理能力の拡張を行えないという
問題点を有している。

本発明は、メインプロセッサと付加プロセッサの間に専
用の物理的なインタフェースを必要とせず、機種や機能
に制限を加えずに付加プロセッサを選択することを可能
とし、フィールドグレードアップを既設システムを稼働
したままで可能とし、また、複数の同一機能の付加プロ
セッサの接続を可能として、拡張性の高いグレードアッ
プを実現することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。メインプロセッ
サに少なくとも１つの付加プロセッサを接続し機能及び
負荷を分散させて対象機能を処理する付加プロセッサ制
御方式を前提とする。

本発明は、まず、対象機能を処理するプロセッサがメイ
ンプロセッサ６か付加プロセッサ７かを識別し、Ｓ亥プ
ロセッサがメインプロセッサ６であると識別された場合
に、メインプロセッサ６に対して対象機能の処理を実行
させる機能選択手段８を有する。同手段は、例えば対象
機能に対応するアドレスに、該対象機能を処理するプロ
セッサがメインプロセッサ６か付加プロセッサ７かを識
別する識別情報と、対象機能を処理するプロセッサがメ
インプロセッサ６である場合には該メインプロセッサに
おいて実行されるべき機能番号と、対象機能を処理する
プログラムが付加プロセッサ７である場合には該付加プ
ロセッサの論理番号とを記憶した機能管理テーブル記憶
手段を含む。この場合、機能選択手段８は、対象機能に
対応するアドレスに記憶されている識別情報を判別する
ことにより対象機能を処理するプロセッサがメインプロ
セッサ６か付加プロセッサ７かを識別し、該プロセッサ
がメインプロセッサ６であると識別された場合に、対象
機能に対応するアドレスに記憶されている機能番号に基
づいてメインプロセッサ６に対して対象機能の処理を実
行させる。一方、対象機能を処理するプロセッサが付加
プロセッサ７であると識別された場合に、対象機能に対
応するアドレスに記憶されている付加プロセッサ７の論
理番号を後述する負荷分配手段９に出力する。なお、こ
れらの制御は、メインプロセッサ６において実行される
プログラムの一部として実現されてもよい。

次に、上記機能選択手段８において、対象機能を処理す
るプロセッサが付加プロセッサ９であると識別された場
合に、対象機能を処理させるべき付加プロセッサ７を選
択して負荷の配分を行い、該選択された付加プロセッサ
７に対して対象機能の処理の実行を論理インタフェース
１ｏを介して指示する負荷分配手段９を有する。同手段
は、例えば付加プロセッサ７の論理番号に対応するアド
レスに、論理番号に対応する同一の機能を実行する付加
プロセッサのプロセッサ数と、論理番号のおいて最後に
要求がなされたプロセッサ番号である最終要求プロセッ
サ番号とを記憶する付加プロセッサ管理テーブル記憶手
段を含む。この場合、負荷分配手段９は、論理番号に対
応するアドレスに記憶されているプロセッサ数が単数が
複数がを判別し、単数である場合には未使用の対応する
付加プロセッサ７を選択し、複数である場合には論理番
号に対応するアドレスに記憶されている最終要求プロセ
ッサ番号に基づいて未使用の対応する付加プロセッサ７
を選択し、該選択された付加プロセッサに対して対象機
能の処理の実行を論理インタフェース１０を介して指示
する０以上の制御は、機能選択手段８の場合と同様、メ
インプロセッサ６において実行されるプログラムの一部
として実現されてもよい。また、論理インタフェース１
０は、汎用のプロセッサバス、又は電子交換機の例では
通信情報の授受を行うシグナルメモリに接続されるバス
等を介して設定でき、専用の物理インタフェースは必要
ない。

〔作　　用〕

例えばメインプロセッサ６が、特には図示しないプログ
ラムを順次実行する。そして、各プログラムすなわち各
対象機能の処理を実行する毎に、機能選択手段８が、そ
の対象機能を処理するプロセッサがメインプロセッサ６
であるか付加プロセッサ７であるかを識別する。従って
、例えば機能選択手段８における前述の機能管理テーブ
ル記憶手段の設定を変更することにより、各対象機能を
メインプロセッサ６で行うか、付加プロセッサ７で行う
かを自由に設定できる。

更に、論理インタフェースＩＯを使用することにより、
同−ｍ能の付加プロセッサ７を複数台接続することも可
能である。この場合、負荷分配手段９が例えば前述の付
加プロセッサ管理テーブル記憶手段を用いることにより
、複数の付加プロセッサ７の中から、対象機能を処理さ
せるべき付加プロセッサ７を選択して負荷の均等配分を
行う。

これにより、複数の同一機能の付加プロセッサ７を同時
に１台のメインプロセッサ６に接続することができ、処
理能力の拡張を容易に行える。

また、メインプロセッサ６と付加プロセッサ７は、汎用
バス等を介して論理インタフェース１０により接続され
るため、メインプロセッサ６に接続できる付加プロセッ
サ７の機種が制限されず、拡張性に富んでいる。

更に、新たな付加プロセッサ７をメインプロセッサ６に
接続する場合に、その付加プロセッサ７を汎用バス等に
接続するだけで済むため、メインプロセッサ６を稼働状
態のまま接続できる。この場合、付加プロセッサ７で実
行されるべきプログラム等（対象機能）は、予め付加プ
ロセッサ７にＲＯＭ等の形で内蔵させるか、汎用バス等
を介して同バスに接続されているディスク記憶装置等か
ら付加プロセッサ７にダウンロードすればよい。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明する。

第２図は、本発明の実施例の構成図である。本実施例は
、本発明を電子交換機の制御システムに適用した例であ
る。

同図斜線部分の電子交換機本体構成部１１は、メインプ
ロセッサ（ＭＰＲ，以下同じ）１２、メインメモリ（Ｍ
Ｍ、以下同じ）１３、ファイルメモリ制御装置（ＦＭＣ
１以下同じ）１４、ハードディスク記憶装置（ＨＤ、以
下同じ）１５、シグナルメモリ１６及びこれらを接続す
るバス１７から構成される。

ＭＰＲ１２は、ＭＭ１３に記憶されているプログラムに
従って各種通信制御処理を実行する。特に、本発明に特
に関連する付加プロセッサ２ｏの制御処理も実行する。

ＭＭ１３には、上記各種プログラムのほか、本発明に特
に関連する第３図で後述するプログラム管理テーブル２
１及び付加プロセッサ管理テーブル２２が記憶される。

ＦＭＣｌ　４の制御下で動作するＨＤ１５は、ＭＭ１３
にダウンロードされるべき各種プログラムを記憶するほ
か、交換動作時の加入者に関する各種通信データも記憶
する。

シグナルメモリ１６には、各加入者の電話機１９を収容
するラインプロセッサ（ＬＰＲ１以下同じ）１８が接続
される。そして、ＬＰＲＩ８からのダイヤル情報等はシ
グナルメモリ１６内の受信領域で受信され、バス１７を
介してＭＰＲ１２で処理される。逆に、ＭＰＲ１２から
の各加入者への情報はシグナルメモリ１６内の送信領域
に設定され、ＬＰＲｌＢから各電話機１９へ送られる。

また、本実施例では、シグナルメモリ１６に付加プロセ
ッサ２０が接続され、シグナルメモリ１６の空き領域を
介してＭＰＲ１２との間で後述する制御処理が実行され
る。

付加プロセッサは、成るプログラムＡを実行する同一機
能の付加プロセッサ２０Ａ、〜２ＯＡ、。

又は別のプログラムＢを実行する単独の付加プロセッサ
２０Ｂ等から構成され、これらは自由に組み合わせるこ
とができる。

次に、ＭＭ１３には、本発明に特に関連して、第３図に
示されるプログラム管理テーブル２１及び付加プロセッ
サ管理テーブル２２が記憶される。

今、ＭＰＲ１２で実行される各通信プログラムには、プ
ログラム番号２３が付与されている。そして、プログラ
ム管理テーブル２１には、第３図の如く、各プログラム
番号２３に対応するアドレスに、ＭＡｇｔ＋別子２４論
理番号２５及び必要に応じてプログラム番号２６が記憶
される。

ＭＡ識別子２４としては、そのアドレスに対応するプロ
グラム番号２３のプロ、ダラムがＭＰＲＩ２で実行され
るべきものなら「１」、付加プロセッサ２０で実行され
るべきものなら「０」がセットされる。

論理番号２５は、そのアドレスに対応するプログラム番
号２３のプログラムが付加プロセッサ２０で実行される
場合、そのプログラムを実行すべき付加プロセッサ２０
を機能番号として表した情報である。

一方、プログラム番号２６は、そのアドレスに対応する
プログラム番号２３のプログラムがＭＰＲ１２で実行さ
れる場合、ＭＭ１３に記憶されている、ＭＰＲ１２が実
行すべきプログラムの番号である。

次に、第３図の付加プロセッサ管理テーブル２２には、
各論理番号２５に対応するアドレスに、プロセッサ数２
７及び最終要求プロセッサ番号２８が記憶される。

プロセッサ数２７は、そのアドレスに対応する論理番号
２５として表される機能を処理可能な付加プロセッサ２
０の数を示す。第２図の例では、成るプログラムＡを実
行可能な付加プロセッサ２０Ａは、２０Ａ＋　〜２ＯＡ
、の０台あるため、これに対応する論理番号２５のプロ
セッサ数２７はｎである。また、別のプログラムＢを実
行可能な付加プロセッサ２０Ｂは１台であるため、これ
に対応する論理番号２５のプロセッサ数２７はｌである
。

最終要求プロセッサ番号２８は、そのアドレスに対応す
る論理番号２５として表される機能を処理可能な付加プ
ロセッサ２０に１から順に番号を付加し、番号が小さい
順に動作させるとした場合の、最も最近に処理要求がな
され実行中のプロセッサ番号である。

第４図は、本実施例の付加プロセッサ２０を′制御する
ための動作フローチャートであり、第２図のＭＭ１３に
記憶されているプログラムとして実現され、ＭＰＲ１２
により実行される。以下、これについて説明する。

まず、任意のプログラムＡの起動要求が、対象とするプ
ログラム番号が指定されることにより発生すると（第４
図Ｓ＋）、ソフトウェア割り込みが発生して（第４図５
２）、機能選択部２９が起動される。なお、プログラム
だけでなく、成るプログラム中のサブルーチンでも同様
の動作が行われるが、以下の説明ではプログラムとして
説明する。

機能選択部２９では、ＭＭ１３（第２図）内の第３図に
示されるプログラム管理テーブル２１の、上記プログラ
ム番号（第３図のプログラム番号２３）に対応するアド
レスがアクセスされる。そして、ＭＡ識別子２４が参照
されることにより、起動要求のあったプログラムＡが、
第２図のＭＰＲ１２での処理か付加プロセッサ２０での
処理かが識別される（以上、第４図Ｓ、）。

そして、ＭＡ識別子２４の内容がｒｌ、で、プログラム
ＡがＭＰＲ１２での処理であると識別された場合、プロ
グラム管理テーブル２１に記憶されているプログラム番
号２６（第３図）に従って、ＭＭ１３に記憶されている
プログラムＡが起動され（第４図Ｓ））、ＭＰＲ１２で
実行される（第４図Ｓ、）。

一方、ＭＡ識別子２４の内容が「０」で、プログラムＡ
が付加プロセッサ２０での処理であると識別された場合
、プログラム管理テーブル２１に記憶されている論理番
号２５が参照され、次に述べる負荷分配部３０に渡され
る。

負荷分配部３０では、まず、ＭＭ１３（第２図）内の第
３図に示される付加プロセッサ管理テーブル２２内の上
記論理番号２５に対応するアドレスがアクセスされる。

そして、付加プロセッサ管理テーブル２２のプロセッサ
数２７が参照されることにより、上記論理番号２５とし
て表される機能を処理可能な付加プロセッサ２０が、複
数設備されているか否かが識別される（第４図５４）。

今、第２図の例では、プログラムＡを実行可能な付加プ
ロセッサ２０Ａは、２０　Ａ＋　〜２０　Ａｎのｎ台あ
る。従ってこの場合、上記識別の結果は複数台となり、
負荷の均等配分が行われて対象プロセッサが選択される
。すなわち、上記論理番号２５に対応するアドレスの最
終要求プロセッサ番号２８が参照され、その次の番号の
付加プロセッサ２０Ａが選択される（第４図Ｓ、）。

そして、選択された付加プロセッサ２０Ａ（２ＯＡ＋〜
２０Ａｆｌの何れか）が起動される（第４図５ｓ−５ｉ
）　、なお、別のプログラムＢのように実行可能な付加
プロセッサ２０Ｂが１台の場合は、直接対応する付加プ
ロセッサ２０Ｂが起動される（第４図５．→Ｓ、）、こ
の場合、第２図のＭＰＲＩ２は、バス１７からシグナル
メモリ１６の送信領域を介して、ＭＭＩａ中の必要な情
報を対応する付加プロセッサ２０に送る。

以上のＭＰＲ１２での制御動作に基づいて、付加プロセ
ッサでの処理３１が実行される。すなわち、プログラム
Ａが実行される（第４図Ｓｔｏ　）。

この場合、プログラムＡは、予め対応する付加プロセッ
サ２０内のメモリに記憶されているとする。

そして、プログラムＡの終了後、別のプログラムＢの起
動要求が発生すると（第４図Ｓ、）、この情報が付加プ
ロセッサ２０からシグナルメモリ１６の受信領域及びバ
ス１７を介してＭＰＲ１２に伝えられ、再び第４図Ｓ、
のソフトウェア割り込みが発生し、以下同様の処理が繰
り返される。

なお、ＭＰＲＩ２において、プログラムへの実行（第４
図５８）後にプログラムＢの起動要求が発生した場合（
第４図５９）も同様である。

次に、上記処理に基づく、第５図の具体例の動作につき
以下に説明する。

まず、第２図のＬＰＲ１８は、電話機」９からダイヤル
開始の通知を受は取った後（第５図丁、）、ダイヤル情
報を受信する（第５図Ｔｚ）。

上記ダイヤル情報は、第２図のＬＰＲ１８からシグナル
メモリ１６の受信領域及びバス１７を介してＭＰＲ１２
で受信され、続いて、ダイヤル情報の数字分析を行うプ
ログラムＡの起動要求が発生する。

これにより、第４図のＳ７、Ｓ２の処理を介して、前述
した機能選択部２９の処理が起動され（第５図丁４）、
第４図５３の処理により第３図のプログラム管理テーブ
ル２１のＭＡ識別子２４が識別されて対象プロセッサが
付加プロセッサ２ｏであることが識別される。

続いて、前述した第４図の負荷分配部３ｏの処理が起動
され（第５図丁、）、第し図５４の処理により第３図の
付加プロセッサ管理テーブル２２のプロセッサ数２７が
参照され、プロセッサＡは複数の付加プロセッサ２ＯＡ
１〜２ＯＡ、で実行可能であることが識別される。更に
、第４図Ｓｓの処理により最終要求プロセッサ番号２８
が参照されることにより対象プロセッサが決定される。

そして、第４図５６の処理により、第２図のシグナルメ
モリ１６の送信領域を介して当該付加プロセッサ２ＯＡ
が起動され（第５図丁６）、そこで第４図ＳＮＩにより
、数字分析処理であるプログラムＡが実行される。

一方、上記起動と同時に、以上の制御処理に関する各情
報が退避（中断）され（第５図丁６）、第２図のＭＰＲ
１２へ処理が戻る。これにより、ＭＰＲ１２は、他の処
理を実行できる（第５図丁、）。

付加プロセッサ２ＯＡにおいて数字分析処理が完了しく
第５図Ｔ、）、第４図５１１により、処理再開要求（別
のプログラムＢの起動要求）が発生すると、その情報が
第２図のシグナルメモリ１６の受信領域及びバス１７を
介してＭＰＲ１２で受信され（第５図Ｔ９）、これに基
づいて前述の中断された処理が再開され、上述の動作が
繰り返される。

以上、説明した実施例では、第５図Ｔ７等で示される如
く、付加プロセッサ２０への処理を要求後、処理再開要
求を受信する（第５図Ｔ、）までは、第２図のＭＰＲ１
２では他の処理の実行が可能となる。従って、付加プロ
セッサ２０での処理相当分の時間で他の処理が実行でき
るため、処理能力の向上が図れる。また、専用の付加プ
ロセッサ２０で処理できるため、その処理の処理能力自
体も向上する。

また、ＭＭ１３（第２図）内の第３図に示されるプログ
ラム管理テーブル２１及び付加ブロモ・ンサ管理テーブ
ル２２の内容を書き換えること番こより、成るプログラ
ムを実行するプロセッサを自由に変更できる。

また、第３図の付加プロセッサ管理テーブル２２を設け
たことにより、同一機能の付加プロセッサ２０を複数台
並列に接続でき、第４図の負荷分配部３０の処理により
、負荷の均等配分を行うことが可能となる。

また、第２図の実施例の場合、付加プロセッサ２０は、
シグナルメモリ１６に任意に接続でき、ＭＰＲ１２と各
付加プロセッサ２０は、第４図の動作フローチャート及
び第３図の管理テーブルを介して論理的にインタフェー
スされているため、ＭＰＲ１２に接続される付加プロセ
ッサ２０の機種が制限されず、拡張性に富んでいる。

更に、付加プロセッサ２０を追加接続する場合に、ＭＰ
Ｒ１２の稼働を停止する必要がないため、運用上支障を
きたさない。

〔発明の効果〕

本発明によれば、機能選択手段の設定を変更することに
より、各対象機能をメインプロセッサで行うか、付加プ
ロセッサで行うかを自由に設定することが可能となる。

一方、論理インタフェースを使用することにより、同一
機能の付加プロセッサを複数台接続することも可能であ
り、負荷の均等配分を行えるため、処理能力の拡張を容
易に行うことが可能となる。

また、メインプロセッサと付加プロセッサは、汎用バス
等を介して論理インタフェースにより接続されるため、
メインプロセッサに接続できる付加プロセッサの機種が
制限されず、拡張性に冨んでいる。

更に、新たな付加プロセッサをメインプロセッサに接続
する場合に、その付加プロセッサと論理的なインタフェ
ースをとるだけで済むため、メインプロセッサを稼働状
態のまま接続でき、効率の良い運用を行うことが可能と
なる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、本発明の実施例の構成図、 第３図は、 第４図は、 第５図は、 第６図は、 ６・・・ ７・・・ ８・・・ ９・・・ ｌＯ・・・ 管理テーブルの構成図、 本実施例の動作フローチャート、 本実施例の動作説明図、 従来例の構成図である。 メインプロセッサ、 付加プロセッサ、 機能選択手段、 負荷分配手段、 論理インタフェース。

Claims (1)

1. 【特許請求の範囲】 １）メインプロセッサに少なくとも１つの付加プロセッ
   サを接続し機能及び負荷を分散させて対象機能を処理す
   る付加プロセッサ制御方式において、対象機能を処理す
   るプロセッサがメインプロセッサ（６）か付加プロセッ
   サ（７）かを識別し、該プロセッサが前記メインプロセ
   ッサ（６）であると識別された場合に、前記メインプロ
   セッサ（６）に対して前記対象機能の処理を実行させる
   機能選択手段（８）と、 該機能選択手段（８）において前記対象機能を処理する
   プロセッサが前記付加プロセッサ（７）であると識別さ
   れた場合に、前記対象機能を処理させるべき付加プロセ
   ッサ（７）を選択して負荷の配分を行い、該選択された
   付加プロセッサ（７）に対して前記対象機能の処理の実
   行を論理インタフェース（１０）を介して指示する負荷
   分配手段（９）と、を有することを特徴とする付加プロ
   セッサ制御方式。 ２）前記機能選択手段は、前記対象機能に対応するアド
   レスに、該対象機能を処理するプロセッサが前記メイン
   プロセッサか前記付加プロセッサかを識別する識別情報
   と、前記対象機能を処理するプロセッサが前記メインプ
   ロセッサである場合には該メインプロセッサにおいて実
   行されるべき機能番号と、前記対象機能を処理するプロ
   グラムが前記付加プロセッサである場合には該付加プロ
   セッサの論理番号とを記憶した機能管理テーブル記憶手
   段を含み、 該機能選択手段は、前記対象機能に対応するアドレスに
   記憶されている前記識別情報を判別することにより前記
   対象機能を処理するプロセッサが前記メインプロセッサ
   か前記付加プロセッサかを識別し、該プロセッサが前記
   メインプロセッサであると識別された場合に、前記対象
   機能に対応するアドレスに記憶されている前記機能番号
   に基づいて前記メインプロセッサに対して前記対象機能
   の処理を実行させ、前記対象機能を処理するプロセッサ
   が前記付加プロセッサであると識別された場合に、前記
   対象機能に対応するアドレスに記憶されている前記付加
   プロセッサの論理番号を前記負荷分配手段に出力し、 前記負荷分配手段は、前記付加プロセッサの論理番号に
   対応するアドレスに、前記論理番号に対応する同一の機
   能を実行する前記付加プロセッサのプロセッサ数と、前
   記論理番号のおいて最後に要求がなされたプロセッサ番
   号である最終要求プロセッサ番号とを記憶する付加プロ
   セッサ管理テーブル記憶手段を含み、 該負荷分配手段は、前記論理番号に対応するアドレスに
   記憶されている前記プロセッサ数が単数か複数かを判別
   し、単数である場合には未使用の対応する前記付加プロ
   セッサを選択し、複数である場合には前記論理番号に対
   応するアドレスに記憶されている前記最終要求プロセッ
   サ番号に基づいて未使用の対応する前記付加プロセッサ
   を選択し、該選択された付加プロセッサに対して前記対
   象機能の処理の実行を論理インタフェースを介して指示
   する、 ことを特徴とする請求項１記載の付加プロセッサ制御方
   式。